3. DDR子系统基础与Jacinto内存映射

在TI Jacinto系列域控制器（如TDA4VM、DRA829）中，DDR子系统是SoC内所有高带宽主设备（A72、R5F、C7x/MMA、GPU、VPAC、DSS等）共享的主存通道。理解DDR子系统的第一步，不是直接看时序参数，而是先建立三个基本认知：用哪种DDR颗粒、控制器如何组织访问、地址空间如何划分。这三者共同决定了后续带宽、延迟、实时性与安全隔离的边界。

一、DDR4 / LPDDR4 / LPDDR4X 特性对比

Jacinto的DDR控制器（DDRSS）通常支持DDR4、LPDDR4和LPDDR4X三种颗粒类型，但三者在电气、功耗、速率和拓扑上差异明显，选型时不能只看“速率数字”。

关键区别在于：LPDDR4/4X采用双通道、每通道16-bit的架构，两个通道可独立调度，因此Jacinto的DDRSS在LPDDR4模式下实际是“两个16-bit子通道”并行工作，而不是一个32-bit通道。LPDDR4X与LPDDR4在命令协议上兼容，主要差别是VDDQ从1.1 V降到0.6 V，I/O功耗显著下降，因此在车载域控中LPDDR4X是更常见的选择。DDR4则多用于对容量和成本更敏感、对功耗不敏感的工业场景。

二、Jacinto DDR控制器架构

Jacinto的DDR子系统并非单一控制器，而是由DDRSS（DDR SubSystem）统一封装，内部包含：DDR控制器核心（含调度器、命令队列、刷新逻辑）、PHY（物理层，含训练与延迟校准）、以及连接SoC互连的端口/仲裁逻辑。其数据通路可概括为：

从图中可以看到，所有主设备通过SoC互连（NoC/L3）汇聚到DDRSS，再由DDRSS的端口仲裁与安全过滤模块决定访问哪个通道、是否允许访问。DDRSS内部控制器核心负责命令调度、Bank管理、刷新；PHY负责DQS/DQ训练、读门控校准和电压/温度补偿。LPDDR4X的两个16-bit通道在物理上独立，但由同一个控制器统一调度，因此带宽是两通道之和，而延迟取决于调度策略。

三、内存映射与地址空间划分

Jacinto采用统一编址，DDR只是整个地址空间中的一段。以TDA4VM为例，典型的内存映射如下（具体数值以TRM为准，此处为教学示例）：

• 0x0000_0000 – 0x7FFF_FFFF：SoC外设、MCU域、MSMC等内部地址空间；
• 0x8000_0000 – 0x9FFF_FFFF：DDR主区域，容量取决于颗粒配置（如4 GB LPDDR4X可映射到0x8_0000_0000以上）；
• 0xA000_0000 – 0xA0FF_FFFF：保留区域，用于安全启动、TEE、固件私有数据；
• 0xAA00_0000 – 0xAAFF_FFFF：共享内存区，用于A72与R5F、C7x之间的IPC通信。

地址划分的核心原则是：安全区域必须与普通区域物理隔离，且不能被非安全主设备访问。Jacinto通过DDRSS内部的安全过滤器和防火墙（Firewall）实现这一点。例如，当R5F运行在安全域时，它可以访问保留区域；而A72运行在非安全域时，访问同一地址会被拒绝并触发错误。这种隔离在域控制器中至关重要，因为功能安全（ISO 26262）和网络安全（ISO 21434）都要求关键数据不能被非授权主设备读写。

四、保留内存与安全区域

保留内存（Reserved Memory）通常包括以下几类：

1. ATF/TF-A固件：运行在EL3，需要独立的DDR区域存放代码和堆栈；
2. OP-TEE安全世界：存放可信应用和密钥；
3. R5F固件与MCU域数据：用于实时控制，不能被Linux随意覆盖；
4. DSS/VPAC帧缓冲保留区：避免显示或视觉流水线被动态内存分配打断。

在设备树中，这些区域通过reserved-memory节点声明，例如：

reserved-memory {
    #address-cells = <2>;
    #size-cells = <2>;
    ranges;

    atf: atf@a0000000 {
        reg = <0x0 0xa0000000 0x0 0x200000>;
        no-map;
    };

    optee: optee@a0200000 {
        reg = <0x0 0xa0200000 0x0 0x2000000>;
        no-map;
    };
};

no-map表示该区域不建立页表映射，Linux无法直接访问，从而保证安全固件的隔离性。如果忘记声明保留区域，Linux内存管理可能会把安全固件的代码覆盖掉，导致启动后随机崩溃或安全功能失效。

五、启动阶段DDR初始化流程

DDR初始化发生在启动早期，通常由BootROM或SPL（Secondary Program Loader）完成。其核心步骤包括：

1. 上电与复位释放：DDRSS退出复位，PHY上电；
2. PHY训练：执行写电平、读门控、DQS/DQ对齐、VREF训练，确定最佳采样点；
3. 控制器配置：设置时序参数（tRCD、tRP、tRAS、tRFC等）、刷新周期、Bank映射；
4. 内存测试：通过简单读写模式验证DDR可用性；
5. 地址映射建立：将DDR区域加入MMU页表，供后续固件和OS使用。

训练失败是DDR调试中最常见的问题。判断依据通常来自DDRSS的寄存器状态：如果PHY训练状态寄存器显示TRAINING_FAIL，则需要检查颗粒型号、VREF设置、PCB走线长度匹配和电源纹波。在Jacinto平台上，可以通过CCS或U-Boot的ddr命令读取训练结果，观察眼图裕量。若训练通过但系统仍不稳定，应优先怀疑刷新周期配置错误或温度补偿未启用。