4. 域控制器硬件架构设计

域控制器硬件架构设计的第一步，不是选芯片，而是把系统拆成“可替换、可复用、可验证”的物理层次。在 TI 汽车视觉与雷达融合域控中，推荐采用核心板（SOM，System On Module）+ 载板（Carrier Board）的两级架构。核心板承载 SoC、LPDDR、eMMC/UFS、PMIC 及关键时钟，做成高密度、少接口的模块；载板承载所有对外连接器、车载以太网 PHY、CSI-2/LVDS 解串器、雷达接口、CAN/LIN、电源输入与保护。这样做的直接收益是：SoC 与 DDR 的 10Gbps 级布线被封装在核心板内部，载板只需处理相对低速的板级互连，显著降低 8~12 层 PCB 的设计风险与迭代成本。

核心板与载板的接口划分

核心板与载板之间通常用 2~4 个高密度板对板连接器（如 0.5mm pitch、80~120 pin）对接。划分原则是：高速差分对尽量留在核心板内部，跨板信号尽量低速化、并行化。典型接口分配如下：

• 电源：载板提供 12V/5V 输入，核心板内部 PMIC 生成 SoC 所需的 0.85V 核心、1.1V DDR、1.8V/3.3V IO；跨板只走电源与地，避免把多路低压大电流引到连接器上。
• 高速接口：CSI-2 与 PCIe 若必须跨板，需控制连接器阻抗与串扰，通常限制在 1.5~2.5Gbps/lane；更高带宽优先在核心板内完成。
• 低速控制：I2C、SPI、GPIO、UART、CAN 全部跨板，用于解串器配置、看门狗、状态指示。
• 时钟：核心板输出参考时钟给载板上的以太网 PHY 与解串器，避免载板再放晶振造成频偏不一致。

电源树的规划与约束

电源树的核心矛盾是上电时序、纹波与效率。以 TDA4VM 类 SoC 为例，典型电源域包括 VDD_CPU（0.85V）、VDD_DDR（1.1V）、VDD_IO（1.8V/3.3V）、VDD_PHY（0.9V/1.8V）等。上电顺序必须遵循 SoC 数据手册：一般先 1.8V IO，再 1.1V DDR，最后 0.85V 核心；掉电顺序相反。若顺序错误，可能出现 IO 倒灌导致闩锁。

实际设计中，PMIC（如 TPS6594x）通过 GPIO 与 SoC 的 PWRON、RESET、SAFETY 信号握手，实现分级上电。载板侧 12V 输入先经理想二极管与 TVS 保护，再经 Buck 降到 5V/3.3V 给 PHY 与解串器。需要特别约束的是：CSI-2 解串器与以太网 PHY 的电源纹波应小于 30mVpp，否则会恶化眼图与误码率。建议在 PHY 电源引脚旁放置 10µF + 0.1µF + 1nF 三级去耦，并用地平面隔离数字与模拟电源。

时钟树的规划与约束

时钟树决定系统能否稳定同步。域控中通常有三类时钟源：

• 主参考时钟：25MHz 或 24MHz 晶振给 SoC 与以太网 PHY，频偏要求 ±50ppm 以内，用于 AVB/TSN 时间同步。
• 解串器参考：多数 CSI-2/LVDS 解串器需要 25MHz 或 27MHz 参考，可由 SoC 输出或独立晶振提供，但同一路视频链路的发送与接收必须同源，否则会出现行同步漂移。
• 雷达与传感器时钟：毫米波雷达常需 40MHz 或 50MHz 参考，建议由专用时钟缓冲器扇出，避免多路负载拉偏频偏。

约束上，时钟走线应远离电源与高速差分对，包地处理，长度尽量短；多路同频时钟优先用同一晶振经 clock buffer 扇出，而不是放多个晶振，以减少频差导致的同步失败。

高速接口的规划与约束

视觉与雷达融合域控的高速接口主要有三类：CSI-2、LVDS、车载以太网。它们各自承担不同角色，约束也不同。

CSI-2 用于连接摄像头串行器/解串器，典型速率 1.5~2.5Gbps/lane，4 lane 可支持 4K 或 8MP 摄像头。约束：差分对 100Ω 阻抗，对内等长 ±5mil，对间等长 ±20mil，参考地完整，避免跨分割。若走线超过 6 英寸，建议加 redriver 或改用同轴供电方案。

LVDS 多用于雷达或旧款摄像头，速率较低（通常 600Mbps~1Gbps），但抗干扰要求高。约束：100Ω 差分，终端 100Ω 匹配，屏蔽层单点接地，避免与 CAN 线束并行走长距离。

车载以太网（100BASE-T1 / 1000BASE-T1）用于域控与雷达、网关、其他域控通信。约束：单对双绞，100Ω 差分，PAM3 编码，需支持 OPEN Alliance 规范；PHY 与连接器之间加共模扼流圈与 ESD 保护，MDI 走线长度尽量短，避免 stub。

规划中的关键权衡

第一，核心板面积与连接器数量。连接器越多，可引出的信号越多，但成本、高度与可靠性下降。建议按“必须跨板”原则精简，把 CSI-2 尽量留在核心板内，载板只保留 1~2 路 CSI-2 给外部摄像头。

第二，电源效率与散热。SoC 核心电流可达 10A 以上，若 PMIC 放在核心板，热量集中在模块内；若放在载板，则大电流走线跨连接器，压降与发热增加。通常折中方案是：核心板放主 PMIC，载板放 PHY 与解串器的 LDO/DCDC。

第三，时钟同源与抖动。以太网 TSN 要求全网时钟同步，若 PHY 与 SoC 使用不同晶振，频差会导致 gPTP 收敛慢甚至失步。因此建议 SoC 输出 25MHz 给 PHY，或使用同一 clock buffer 扇出。

可执行的接口分配检查表

按上述架构落地时，建议先确定核心板连接器 pinout，再反向约束载板布局：把电源与时钟放在板边，高速连接器靠近 SoC 侧，雷达与摄像头连接器分置两侧，减少线束交叉。完成布局后，用 SI 工具对 CSI-2 与以太网 MDI 做眼图与回波损耗仿真，确认 100Ω 阻抗与插入损耗满足规范，再进入投板。这样，核心板、载板、电源树、时钟树与高速接口就形成了一套可验证、可迭代的域控硬件基线。