4. S32Z 中断与异常处理机制
S32Z 系列基于 Arm Cortex-R52 内核，其异常与中断体系与传统的 Cortex-M NVIC 有本质区别：Cortex-R52 使用 Arm 通用中断控制器 GIC（Generic Interrupt Controller）作为外设中断的统一汇聚与分发单元，内核侧通过 IRQ、FIQ 两类异常入口响应。理解 GIC 的寄存器模型、优先级与分组机制，是构建微秒级中断响应系统的基础。
一、GIC 架构与 S32Z 上的中断路径
S32Z 内部集成 GIC-400 兼容的中断控制器，采用 Distributor（GICD）+ CPU Interface（GICC）两级结构。所有外设中断源（如 CAN、eMIOS、DMA、GPT、以太网）先接入 Distributor，由 GICD 完成使能、优先级仲裁、目标 CPU 选择与触发方式配置；CPU Interface 则负责将最高优先级的中断投递给 Cortex-R52 内核，并管理应答（IAR）、结束（EOIR）流程。
中断从外设到 CPU 的完整路径为：外设事件 → GICD 挂起（Pending）→ 优先级比较 → 目标 CPU 的 GICC → 内核 IRQ/FIQ 异常入口 → 异常向量表跳转 → 用户 ISR → 写 EOIR 结束中断。这条链路上任何一环的延迟都会累积到最终响应时间中，因此测量必须覆盖从外设触发到 ISR 第一条指令执行的完整时延。
二、中断优先级与分组
GIC 为每个中断源分配 8 位优先级字段（实际实现可能只使用高 5 位），数值越小优先级越高。S32Z 上典型配置为：0x00~0x1F 分配给安全关键中断（如看门狗、故障保护），0x20~0x7F 分配给实时控制中断（电机控制、CAN 接收），0x80~0xFF 分配给非实时任务（诊断、日志）。
分组（Group）决定中断走 IRQ 还是 FIQ 入口。GICD_IGROUPRn 寄存器中，某位为 0 表示该中断属于 Group 0（FIQ），为 1 表示 Group 1（IRQ）。FIQ 具有更高的硬件优先级，且不受 CPSR 中 I 位屏蔽，适合放置对延迟最敏感的安全中断。在 S32Z 域控场景中，建议将故障注入、过流保护等中断配置为 Group 0，将常规通信与控制中断配置为 Group 1。
优先级仲裁遵循“抢占 + 子优先级”规则：当 CPU 正在处理某中断时，只有优先级数值更小（更高）的中断才能抢占。相同优先级的中断按硬件中断号顺序处理，不产生嵌套。GICC_RPR 寄存器反映当前运行优先级，可用于在 ISR 中判断是否允许嵌套。
三、异常向量表与入口
Cortex-R52 的异常向量表由 VBAR（Vector Base Address Register）指向，通常放置在 TCM 或紧耦合内存中以获得最低取指延迟。向量表包含复位、未定义指令、SVC、预取中止、数据中止、IRQ、FIQ 等入口，每个入口通常是一条跳转指令，指向对应的处理函数。
/* 异常向量表示例（简化） */
.section .vectors, "ax"
.global _vectors
_vectors:
LDR pc, =reset_handler /* 0x00 Reset */
LDR pc, =undef_handler /* 0x04 Undefined */
LDR pc, =svc_handler /* 0x08 SVC */
LDR pc, =prefetch_handler /* 0x0C Prefetch Abort */
LDR pc, =data_handler /* 0x10 Data Abort */
NOP /* 0x14 Reserved */
LDR pc, =irq_handler /* 0x18 IRQ */
LDR pc, =fiq_handler /* 0x1C FIQ */IRQ 入口需要先保存现场（压栈 R0-R3、R12、LR），再读取 GICC_IAR 获取中断号，根据中断号查表跳转到具体 ISR。ISR 执行完毕后写 GICC_EOIR 通知 GIC 中断处理结束，最后恢复现场并返回。FIQ 入口通常使用独立的寄存器组（R8-R12），可减少压栈开销，进一步缩短响应时间。
四、中断嵌套与延迟测量
中断嵌套允许高优先级中断打断低优先级 ISR。在 Cortex-R52 上，进入 IRQ 异常时 CPSR 的 I 位自动置 1，屏蔽后续 IRQ；若需要嵌套，必须在 ISR 中手动清除 I 位（或使用 FIQ 作为高优先级通道）。嵌套深度建议控制在 2~3 层以内，过深会导致栈溢出和延迟抖动。
微秒级中断响应测试用例的设计思路如下：使用一个 GPT 通道产生周期性比较匹配事件，同时触发一个 GPIO 翻转（作为 T0 标记）；将该 GPT 中断配置为 Group 1、优先级 0x30；在 ISR 入口立即翻转另一个 GPIO（作为 T3 标记），并读取 DWT->CYCCNT 记录周期数。用逻辑分析仪同时捕获两个 GPIO，测量 T0 到 T3 的时间差；用 DWT 周期差除以 CPU 频率得到内核侧延迟。
五、测试用例参考参数
| 项目 | 示例配置 | 说明 |
|---|---|---|
| 中断源 | GPT0 比较通道 1 | 周期 100 µs，比较匹配触发 |
| GIC 分组 | Group 1 (IRQ) | GICD_IGROUPRn 对应位置 1 |
| 优先级 | 0x30 | 高于普通任务，低于安全中断 |
| 触发方式 | 边沿触发 | GICD_ICFGRn 配置为 0b10 |
| 目标 CPU | CPU0 | GICD_ITARGETSRn 写 0x01 |
| T0 标记 | GPIO P0_0 翻转 | GPT 比较输出联动 |
| T3 标记 | GPIO P0_1 翻转 | ISR 第一条指令后立即执行 |
| 周期计数 | DWT->CYCCNT | ISR 入口读取，与 T0 时基对齐 |
| CPU 频率 | 400 MHz | 1 周期 = 2.5 ns |
| 预期总延迟 | 0.6~1.6 µs | 示例范围，实际以测量为准 |
若测量结果显著超出预期，可按路径分段排查：先确认 GICD 使能和优先级配置是否正确，再检查 GICC_PMR 是否屏蔽了目标优先级，然后确认向量表是否位于 TCM、ISR 入口是否有不必要的压栈操作。对于嵌套场景，还需检查 CPSR I 位的清除时机和栈空间是否充足。
通过上述测试用例，可以在 S32Z 平台上建立可复现的微秒级中断响应测量基线。该基线不仅用于验证当前配置，还可作为后续优化（如调整优先级分组、将 ISR 移入 TCM、启用 FIQ 通道）的对比依据，确保域控系统在功能安全与实时性之间取得可量化的平衡。