1. AURIX多核架构与实时控制需求

在电机控制、车载电源、域控制器等实时场景中，控制器必须在严格的时间窗口内完成采样、计算与执行输出。英飞凌AURIX系列微控制器正是为这类任务设计的：它把多个TriCore CPU、锁步核、专用外设与安全机制集成在同一芯片上，使系统既能满足微秒级控制周期，又能达到功能安全要求。本章先建立整体认知，明确后续课程要解决的工程目标。

TriCore多核：性能与确定性的来源

TriCore是AURIX的计算核心，它把RISC指令集、DSP运算能力和实时外设接口融合在一个内核中。以常见的TC3xx为例，芯片内可集成多个TriCore CPU，每个CPU拥有独立的程序与数据访问路径，并通过交叉开关（Crossbar）连接Flash、SRAM和外设。多核的价值不只是“算得快”，更在于把不同实时等级的任务分配到不同核上，减少相互干扰。

例如在三相电机FOC控制中，CPU0可承担电流环与PWM更新，CPU1处理速度/位置环与通信，CPU2负责诊断与安全监控。这样，电流环的周期抖动不会被通信中断拉长。需要强调的是，多核共享总线与外设，若访问冲突严重，实时性仍会下降，因此任务划分与总线负载评估是设计的第一步。

锁步核：功能安全的硬件基础

AURIX的锁步核（Lockstep Core）由主核与校验核组成，两者执行相同指令流，硬件比较器逐周期比对输出。一旦结果不一致，安全机制会触发报警或复位。锁步核并不提升算力，它的作用是让CPU内部的瞬态故障可被检测。对于需要ISO 26262 ASIL-D的系统，锁步核通常是必选项。

工程上要注意：锁步核会带来面积与功耗代价，且校验核不参与应用计算。因此，安全相关任务应放在锁步核上，非安全的高算力任务可放在非锁步核上，形成“安全+性能”的混合架构。这也是AURIX多核设计中最常见的分工方式。

外设与实时性指标

AURIX的实时能力很大程度来自专用外设：GTM（通用定时器模块）可生成复杂的PWM与捕获信号，VADC提供多通道快速采样，DMA可在无CPU干预下搬运数据，CAN/CAN-FD与以太网负责通信。这些外设与CPU并行工作，使控制环路的关键路径尽量短。

衡量实时性常用几个指标：中断响应延迟、控制周期抖动、任务最坏执行时间（WCET）和端到端延迟。以20kHz电流环为例，周期为50μs，若中断响应与计算合计超过50μs，控制就会失步。因此，课程后续会围绕“如何测量并压缩这些时间”展开。

课程工程目标

基于上述架构，本课程设定一个可落地的工程目标：在AURIX TC3xx平台上，实现一个20kHz三相电机FOC控制系统，满足以下约束：电流环周期50μs，周期抖动小于5μs；安全监控任务运行于锁步核；CAN-FD通信周期1ms；系统通过基本的锁步与看门狗诊断验证。

为达成目标，后续章节将依次解决：多核任务划分与中断优先级分配、GTM与VADC的同步触发配置、DMA搬运与缓存一致性、锁步核安全机制启用、以及用示波器与调试器测量实时性指标。每一步都围绕“时间窗口”和“安全边界”两个核心展开。