4. 实时系统核心概念
在 dSPACE HIL（Hardware-in-the-Loop）实时仿真平台工程中，“实时”并不是指“运算速度快”，而是指系统必须在确定的时间界限内完成对外部事件的响应与计算输出。理解实时性定义、采样周期与抖动、硬实时与软实时、任务调度与中断处理，是搭建可靠 HIL 测试系统的理论基础。
一、实时性的定义：正确性依赖时间
实时系统（Real-Time System）的定义是：系统的正确性不仅取决于计算结果的逻辑正确，还取决于结果产生的时间。换句话说，一个结果如果“算对了但来晚了”，在实时系统中同样被视为失败。实时性通常用两个指标衡量：
- 响应时间（Response Time）：从事件发生到系统输出响应的时间间隔。
- 截止时间（Deadline）：系统必须完成响应的最晚时刻。超过截止时间即视为超时故障。
在 HIL 仿真中，被控对象模型（如电机、电池、整车动力学）以固定步长离散求解，仿真步长就是最典型的截止时间约束。若某一步计算未能在步长内完成，模型状态更新就会延迟，导致仿真结果失真甚至闭环振荡。
二、采样周期与抖动：实时性的两个关键参数
采样周期（Sample Time，Ts）是实时任务被周期性触发的间隔，例如 1 ms、100 μs。采样周期决定了仿真的时间分辨率，也决定了 CPU 在每个周期内可用的计算预算。
抖动（Jitter）是指实际任务触发时刻或执行完成时刻相对于理想时刻的偏差。抖动分为两类：
- 触发抖动：任务实际开始时刻与理论时刻的偏差，通常由中断延迟、调度延迟引起。
- 完成抖动：任务实际完成时刻的波动，反映计算时间的不确定性。
抖动会直接降低仿真精度。对于快速动态系统（如电力电子、电机控制），即使平均周期准确，较大的抖动也会引入相位误差和噪声。工程上常要求抖动小于采样周期的 5%～10%。
典型 HIL 实时参数示例：
采样周期 Ts = 100 μs
允许抖动 Jitter < 10 μs
单周期计算预算 < 70 μs（预留 30% 余量）
超时判定 > 100 μs 记为 overrun三、硬实时与软实时：截止时间的刚性程度
根据错过截止时间的后果，实时系统分为硬实时与软实时：
| 类型 | 截止时间要求 | 超时后果 | 典型场景 |
|---|---|---|---|
| 硬实时 | 必须严格满足 | 系统失效、安全事故 | 电机闭环控制、安全气囊、ABS |
| 软实时 | 尽量满足，可容忍偶尔超时 | 性能下降、体验变差 | 数据记录、人机界面刷新 |
| 固实时 | 介于两者之间 | 结果失效但可恢复 | 视频流、部分监控任务 |
HIL 平台中，被控对象模型求解、I/O 采集与输出通常属于硬实时任务；而日志记录、上位机通信、参数在线标定多属于软实时任务。dSPACE 的实时处理器（如 DS1006、DS6001）通过专用实时内核和优先级调度，保证硬实时任务的确定性执行。
四、任务调度与中断处理：确定性的实现机制
实时系统的确定性依赖任务调度策略。常见调度方式包括：
- 时间触发调度：按固定时刻表执行任务，周期确定，抖动小，适合 HIL 主仿真循环。
- 优先级抢占调度：高优先级任务可打断低优先级任务，保证关键任务及时响应。
- 速率单调调度（RMS）：周期越短优先级越高，是经典的静态优先级算法。
中断处理是实时响应的入口。外部事件（如编码器脉冲、CAN 报文、PWM 同步信号）通过中断通知 CPU，中断服务程序（ISR）应尽可能短小，只做数据搬运和标志置位，把复杂计算交给任务层完成。中断延迟和 ISR 执行时间共同构成响应时间的一部分。
五、典型场景与误区复盘
假设一个电机 HIL 测试场景：仿真步长 50 μs，模型包含逆变器、永磁同步电机和电流环控制器。若某周期因 CAN 通信突发导致计算耗时 80 μs，则发生 overrun，电流环输出延迟一拍，可能引起转矩波动。排查时应检查：中断是否过于频繁、任务优先级是否合理、是否存在缓存未命中或内存争用。
复盘要点：实时性设计应从“最坏情况执行时间（WCET）”出发，而非平均时间；必须为抖动和中断预留余量；硬实时任务与软实时任务应隔离调度，避免相互干扰。
综上，实时性定义决定了 HIL 系统的设计目标，采样周期与抖动决定了时间精度，硬实时与软实时划分了任务的严格程度，而任务调度与中断处理则是实现确定性的工程手段。四者相互关联，共同构成 dSPACE HIL 实时平台稳定运行的基础。