📚 课程目录第3章硬件系统架构

3. 硬件系统架构

毫米波雷达的硬件系统本质上是一条完整的“信号收发与处理链”：从天线辐射电磁波，到接收回波并下变频至中频，再到模数转换与数字信号处理，最终输出目标点迹或原始数据。理解这条链路的每一级功能、关键指标与相互约束，是进行硬件调试与故障排查的基础。本章将按照信号流向，逐一拆解发射通道、接收通道、本振与混频器、中频链路、ADC、数字处理单元以及电源与时钟子系统，并结合实际调试案例说明常见故障的定位方法。

3.1 发射通道与接收通道：射频前端的核心链路

核心原理：发射通道（TX）负责将基带产生的调频连续波（FMCW）信号上变频至毫米波频段（如 77GHz），并经功率放大器（PA）放大后由天线辐射。接收通道（RX）则通过天线接收目标反射的回波，经低噪声放大器（LNA）放大后，与本振（LO）信号混频，得到包含距离、速度信息的中频信号。在典型 4D 成像雷达中，通常有 2~3 个发射通道和 4~16 个接收通道，通过 MIMO 技术形成虚拟阵列。

关键指标与调试判断：

发射功率：PA 输出功率通常在 10~14dBm（EIRP 受法规限制）。若发射功率偏低，会导致探测距离缩短。排查时使用功率计或频谱仪在 PA 输出端测量，注意区分“芯片输出”与“天线辐射”的差异。
接收增益与噪声系数：LNA 的增益一般在 15~25dB，噪声系数应小于 10dB。若接收灵敏度下降，可先检查 LNA 供电是否正常，再用信号源注入已知幅度信号验证链路增益。
通道隔离度：TX 与 RX 之间、RX 通道之间的隔离度应大于 30dB。隔离度不足会引起自激或虚假目标，可通过关闭发射、仅接收模式检查底噪变化。

调试经验：在板级调试时，建议在 LNA 输出端预留 50Ω 测试点（TP1），便于用频谱仪直接观察接收信号幅度，避免天线辐射带来的不确定性。同时，在 TX 通道的 PA 前后预留测试点，可快速区分“信号源问题”还是“放大链路问题”。

3.2 本振与混频器：频率合成的关键环节

核心原理：本振（LO）信号由锁相环（PLL）或直接数字频率合成器（DDS）产生，为混频器提供稳定的参考频率。在 FMCW 雷达中，LO 信号与发射信号同源，但经过倍频或移相后驱动混频器。混频器将接收到的射频信号（RF）与 LO 信号相乘，输出差频信号（IF），即中频信号。中频频率等于发射信号与回波信号的频率差，与目标距离成正比。

常见故障与排查：

LO 泄漏：混频器 LO 端口到 IF 端口的隔离度不足，导致中频输出出现直流偏置或固定频率干扰。排查时关闭发射，仅加 LO 信号，观察 IF 输出是否有异常频谱。
相位噪声恶化：LO 相位噪声过大会导致距离维 FFT 的噪声基底抬高。使用频谱仪测量 LO 信号的相位噪声，在 100kHz 偏移处应优于 -80dBc/Hz。
混频器饱和：当接收信号过强（如近距离大目标），混频器会进入饱和区，产生非线性失真。此时中频输出会出现谐波或互调分量，可通过降低 LNA 增益或增加衰减器验证。

风险提示：本振信号频率极高（77GHz），在调试时务必使用符合频率范围的测试设备（如 77GHz 频谱仪或下变频器），避免使用普通 6GHz 设备导致测量错误。同时，LO 走线应尽量短且阻抗匹配，否则会引起辐射泄漏和频率牵引。

3.3 中频链路与 ADC：从模拟到数字的桥梁

核心原理：中频链路通常包含带通滤波器（BPF）和可变增益放大器（VGA），用于滤除带外噪声并将信号幅度调整到 ADC 的最佳输入范围。ADC 以数 MHz 至数十 MHz 的采样率对中频信号进行数字化。中频带宽决定了雷达的距离分辨率，而 ADC 的有效位数（ENOB）直接影响动态范围。

调试要点：

参数	典型值	调试方法
中频带宽	5~50 MHz	用网络分析仪测量 BPF 的 S21 曲线
VGA 增益范围	0~30 dB	通过 SPI 写入增益寄存器，测量输出幅度变化
ADC 采样率	10~100 MSPS	用示波器抓取 ADC 输出数字码，检查有无丢码
ADC 输入满幅	1~2 Vpp	注入正弦波，观察 FFT 频谱是否出现削顶失真

案例拆解：某 77GHz 雷达在测试时发现近距离目标（<1m）出现“虚影”，远距离目标正常。初步分析可能是中频链路饱和。通过示波器在 TP2（VGA 输出）测量，发现近距离回波信号幅度达到 2.5Vpp，超过 ADC 满幅 1.8Vpp。进一步检查 VGA 增益寄存器，发现默认增益为 24dB，而实际场景中近距离回波过强。将 VGA 增益调整为 12dB 后，虚影消失，远距离目标检测性能未受影响。此案例说明，中频链路的增益设置需要根据实际场景动态调整，不能固定不变。

3.4 数字处理单元与电源时钟：系统稳定性的基石

核心原理：数字处理单元（DSP/FPGA）负责执行距离 FFT、多普勒 FFT、恒虚警检测（CFAR）等算法。其性能取决于 ADC 数据的传输带宽、FFT 点数以及处理器的算力。电源与时钟系统为所有模块提供稳定的工作条件：电源的纹波噪声会影响射频模块的相位噪声和 ADC 的信噪比；时钟的抖动则直接影响 ADC 采样时刻的准确性。

调试与排查方法：

电源完整性：使用示波器测量各电源轨的纹波，要求纹波小于 10mV（对于射频模拟电源）。若纹波过大，检查去耦电容是否遗漏或容值不当。
时钟质量：用频谱仪测量时钟信号的抖动和相位噪声。对于 40MHz 参考时钟，周期抖动应小于 5ps。若时钟抖动过大，ADC 的 SNR 会明显下降。
数字处理单元负载：当雷达开启多目标检测时，DSP 的 CPU 占用率可能过高，导致处理延迟。可通过打印处理时间戳或使用性能分析工具定位瓶颈。

  实战场景：某雷达在长时间运行后出现偶发“丢帧”现象。排查发现，数字处理单元的 1.0V 核心电源纹波在温度升高后从 8mV 增大到 25mV，导致 FPGA 内部逻辑时序违规。进一步检查发现，该电源的钽电容在高温下 ESR 增大，滤波效果下降。更换为低 ESR 的陶瓷电容后，问题解决。此案例提醒我们，电源设计不仅要考虑常温性能，还要关注温度漂移特性。

3.5 常见误区与总结复盘

误区一：只关注射频链路而忽略电源与时钟。实际上，电源纹波和时钟抖动对系统性能的影响往往比射频增益不足更隐蔽，且难以定位。

误区二：将中频链路和 ADC 分开调试。中频输出阻抗与 ADC 输入阻抗不匹配会导致反射和信号衰减，应使用网络分析仪测量整个中频到 ADC 的链路回波损耗。

误区三：忽视测试点设计。没有预留测试点的板卡，在故障排查时只能拆焊器件，效率极低且容易损坏 PCB。建议在 LNA 输出、混频器输出、VGA 输出和 ADC 输入处预留 SMA 或测试焊盘。

总结复盘：硬件系统架构的调试应遵循“从后往前、逐级验证”的原则：先确认电源和时钟正常，再检查数字处理单元能否正确接收 ADC 数据，然后验证中频链路增益和带宽，最后排查射频前端。每一级验证都需要明确的通过标准，例如“ADC 输出噪声基底低于 -70dBFS”“中频增益误差小于 ±1dB”等。只有建立完整的调试基线，才能在系统集成时快速定位问题。