📚 课程目录第4章实时仿真平台

4. 实时仿真平台

龙门运动控制HIL测试的核心，是把真实控制器接入一个“虚拟龙门”——由实时仿真平台在确定的时间节拍内计算电机、丝杠、导轨、负载与切削力模型，并通过真实I/O与通信接口和控制器交换信号。平台选型是否合理，直接决定HIL测试的可信度：步长太大，高频位置环和电流环特性失真；实时性不足，仿真节拍抖动会让控制器误判；I/O与协议不匹配，则连最基本的使能、报警和编码器反馈都无法闭环。

一、核心原理：实时性由“操作系统+步长+硬件架构”共同决定

实时仿真平台不是普通PC加仿真软件。它必须保证每个仿真步长内完成模型计算、I/O采样与输出、通信收发，且最坏情况下的执行时间小于步长，即满足硬实时约束。其关键指标包括：步长（Sample Time）、抖动（Jitter）、CPU占用率、I/O延迟和通信周期。

实时操作系统（RTOS）负责任务调度与优先级管理。常见方案有VxWorks、QNX、RT-Linux（PREEMPT_RT）、PharLap等。RTOS通过抢占式调度、优先级继承、中断屏蔽控制，把仿真任务放在最高优先级，避免因文件系统、网络协议栈或图形界面导致节拍抖动。对于龙门运动控制，位置环通常在1kHz~4kHz，电流环可达10kHz以上，因此仿真步长常取50μs~250μs；若只验证轨迹规划与逻辑，1ms也可接受。

CPU/FPGA架构决定“哪些模型放在哪里算”。CPU适合浮点运算、状态机、复杂控制逻辑和通信协议栈；FPGA适合高速PWM捕获、编码器解码、多路DIO、高速ADC以及亚微秒级硬件在环接口。典型架构是CPU运行龙门动力学与伺服模型，FPGA负责与真实驱动器、编码器、限位开关的电气接口和高速计数，两者通过PCIe、共享内存或高速串行链路同步。

二、方法流程：从需求到平台配置

确定闭环带宽与步长。先看控制器位置环、速度环、电流环周期。若电流环10kHz，仿真步长至少50μs；若只做轨迹与逻辑验证，1ms即可。步长应小于最小控制周期的1/2~1/5。
选择RTOS与硬件。硬实时要求高时选VxWorks/QNX或带PREEMPT_RT的实时Linux；需要大量高速I/O时选带FPGA的PXI、dSPACE、Speedgoat或自研板卡。
划分CPU/FPGA任务。CPU跑模型与协议栈，FPGA跑编码器解码、PWM捕获、高速DIO和故障注入。两者用共享内存或PCIe同步，确保同一仿真步内数据一致。
配置I/O与通信。按控制器接口清单逐项匹配：模拟量范围、数字量电平、编码器类型、总线协议与周期。EtherCAT适合高同步多轴，CANopen适合低成本分布式节点。
验证实时性。用示波器或平台自带工具测量抖动、CPU占用率和I/O延迟，确认最坏执行时间小于步长。

三、参数配置示例

# 实时仿真平台配置片段（示例）
simulation:
  step_size: 100us          # 仿真步长
  rtos: "PREEMPT_RT Linux"  # 实时操作系统
  cpu_model: "Intel i7 4核" # CPU模型计算
  fpga: "Xilinx Kintex-7"   # FPGA高速I/O
  jitter_limit: 10us        # 允许抖动
  cpu_load_limit: 70%       # CPU占用率上限

io:
  analog_out: "±10V, 16bit, 8通道"
  analog_in:  "±10V, 16bit, 8通道"
  digital_io: "24V, 32通道"
  encoder:    "增量式A/B/Z, 5MHz"

communication:
  ethercat:
    cycle: 250us
    slaves: 6
  canopen:
    baudrate: 1Mbps
    nodes: 4

四、案例场景：双轴龙门同步HIL测试

某龙门加工中心采用双伺服电机驱动横梁，控制器通过EtherCAT连接两个伺服驱动器，位置环1kHz，电流环8kHz。HIL平台选用带FPGA的实时仿真机，RTOS为VxWorks，仿真步长取125μs。CPU运行龙门双轴机械耦合模型和切削力模型，FPGA负责两路编码器解码、PWM捕获和使能/报警DIO。EtherCAT主站以250μs周期与真实控制器通信，FPGA在每步内完成编码器计数与PWM占空比采集，CPU读取后更新模型位置和速度。

测试中注入“单轴跟随误差超限”故障：FPGA在指定步长内把X轴编码器反馈叠加偏移，CPU模型同步改变负载力矩。控制器在2ms内触发报警并停机，证明平台能在硬实时节拍下复现真实故障链。若步长取1ms，电流环细节丢失，报警响应时间会被拉长，测试结论不可信。

五、常见误区与复盘

误区1：只看CPU主频，不看实时抖动。普通Windows加仿真软件，平均步长可能达标，但抖动可达毫秒级，控制器会误判编码器信号。

误区2：步长越小越好。步长过小会推高CPU/FPGA负载，导致丢步或通信超时。应按控制带宽选择，并留30%以上余量。

误区3：忽略I/O电气匹配。控制器输出±10V，仿真机输入0~5V，会直接饱和或损坏接口。编码器类型、总线周期、终端电阻都必须逐项核对。

误区4：CPU与FPGA数据不同步。若FPGA采样与CPU模型不在同一仿真步内交换，会出现“旧数据算新模型”，导致相位滞后和闭环失稳。

复盘建议：平台选型先列“控制周期—步长—I/O—协议”四列表，再按最严指标选RTOS和硬件；上线前用示波器测抖动、用阶跃响应测闭环延迟，确认平台本身不引入额外相位滞后。

六、选型对照清单

选型维度	低速逻辑验证	中速轨迹/位置环	高速电流环/多轴同步
仿真步长	1ms~500μs	250μs~100μs	50μs~10μs
RTOS	RT-Linux	RT-Linux / QNX	VxWorks / QNX / 专用实时内核
CPU/FPGA	CPU为主	CPU+FPGA	FPGA承担高速I/O与硬件闭环
I/O接口	DIO、低速AI/AO	AI/AO、增量编码器	高速AI/AO、绝对值编码器、PWM捕获
通信协议	Modbus、CANopen	EtherCAT、PROFINET	EtherCAT DC、SERCOS、高速串行

实时仿真平台选型的本质，是让“虚拟龙门”在时间尺度上与真实龙门一致。RTOS保证节拍不抖，步长保证动态不丢，CPU/FPGA分工保证算得过来、采得够快，I/O与协议保证接得上、通得畅。四者匹配，HIL测试才能成为可信的龙门运动控制验证手段。