3. 电源完整性基础
电源完整性（Power Integrity，PI）关注的是从稳压模块输出端到芯片电源引脚之间，电压能否在负载瞬态变化时保持足够稳定。对飞控系统而言，MCU、IMU、气压计、GPS、电调接口和无线模块往往共用同一套电池供电，电机换相产生的电流突变会通过电源分配网络耦合到敏感器件。若电源分配网络设计不当，轻则传感器噪声增大，重则复位、丢星或姿态解算异常。因此，PI 不是“加几个电容”的经验问题，而是由目标阻抗、去耦电容、直流压降和噪声容限共同约束的系统设计问题。
一、电源分配网络：从稳压器到芯片引脚
电源分配网络（PDN）是电流从电源到负载所经过的全部路径，包括稳压模块、PCB 铜箔、过孔、连接器、封装引线、片上金属层以及各级去耦电容。其核心任务是在负载电流快速变化时，把电压波动限制在允许范围内。PDN 的简化模型可看作“电源 + 阻抗网络 + 动态负载”：负载电流阶跃变化 ΔI 时，电压跌落 ΔV 近似等于 ΔI 与 PDN 阻抗 Z 的乘积。因此，降低 PDN 阻抗是电源完整性的主线。
PDN 具有明显的频率分段特征：低频段由稳压模块的环路带宽和输出电容决定；中频段由板级去耦电容和平面电容决定；高频段由封装电容、芯片内部电容和电源/地平面结构决定。设计时要让各频段阻抗“接力”覆盖，避免某一频段出现阻抗尖峰。
二、目标阻抗：把电压噪声换算成阻抗预算
目标阻抗是 PDN 设计的量化起点。其定义为：在给定负载电流变化范围内，允许的电源电压波动除以最大瞬态电流。公式为 Ztarget = ΔVallowed / ΔImax。例如某飞控 MCU 内核供电为 3.3V，允许电压波动 ±5%，即 ΔVallowed = 330mV；若最大瞬态电流为 1.5A，则 Ztarget = 330mV / 1.5A = 220mΩ。这个数值意味着从直流到关注频率范围内，PDN 阻抗都应低于 220mΩ。
实际设计中，目标阻抗还要扣除稳压模块的直流误差、纹波和负载调整率。若稳压器本身已占用 2% 误差，则留给 PDN 的噪声预算只剩 3%。因此，目标阻抗不是单一数字，而是随频率变化的“阻抗上限曲线”。在低频段，稳压模块闭环可维持低阻抗；在高频段，则依赖电容和平面结构。
目标阻抗计算示例：
Vcore = 3.3 V
允许波动 = ±5% → ΔVallowed = 0.05 × 3.3 V = 165 mV（单边）
最大瞬态电流 ΔImax = 1.5 A
Ztarget = 165 mV / 1.5 A = 110 mΩ
若稳压器已占用 2% 直流误差：
剩余噪声预算 = 3% → ΔVallowed = 99 mV
Ztarget = 99 mV / 1.5 A = 66 mΩ三、去耦电容：不是越多越好，而是频段匹配
去耦电容的作用是在负载瞬态时就近提供电荷，缩短电流回路，降低高频阻抗。实际电容并非理想元件，其阻抗为 Zc = ESR + j(2πfL - 1/(2πfC))。在自谐振频率以下呈容性，以上呈感性。因此，单只电容只能覆盖有限频段，必须用不同容值并联形成宽频低阻抗。
常见误区是“堆相同容值”。多只相同电容并联虽能降低 ESR，但自谐振点相同，高频段仍可能被 ESL 主导。合理做法是按十倍频程配置，例如 10μF、1μF、0.1μF、0.01μF，并优先选用小封装、低 ESL 的 X7R 或 C0G 电容。布局上，去耦电容应尽量靠近芯片电源引脚，回路面积最小，过孔短而粗。
| 电容容值 | 主要覆盖频段 | 典型作用 | 布局要点 |
|---|---|---|---|
| 10μF～100μF | 低频 / 稳压输出 | 储能、抑制负载慢变 | 靠近稳压器输出，回路短 |
| 1μF～10μF | 中低频 | 板级储能与中频去耦 | 电源入口附近，多过孔 |
| 0.1μF | 中高频 | 芯片电源引脚常规去耦 | 紧贴引脚，先电容后过孔 |
| 0.01μF～0.001μF | 高频 | 抑制高频噪声与谐振 | 小封装 0402/0201，低 ESL |
四、直流压降与噪声容限：别让“最后一厘米”吃掉余量
直流压降（IR Drop）是电流流过铜箔、过孔和连接器时产生的稳态电压损失。飞控板上电机电流可达数十安培，若电源路径铜箔过窄或过孔数量不足，IR Drop 可能达到数百毫伏。对于 3.3V 器件，这意味着噪声容限被直接压缩。设计时应根据电流、铜厚、线宽和温度计算压降，并留出足够余量。
噪声容限是器件能承受的输入电压范围。以数字芯片为例，VIL、VIH、VOL、VOH 共同决定直流噪声容限。电源噪声、地弹和 IR Drop 都会占用噪声容限。若电源轨噪声峰峰值达到 200mV，而器件容限只有 300mV，则剩余裕量仅 100mV，任何额外干扰都可能导致误触发。因此，PI 设计必须把目标阻抗、去耦电容、直流压降和噪声容限放在同一张预算表中核算。
常见排障顺序：
- 先测电源纹波和瞬态跌落，确认是低频还是高频问题。
- 再查去耦电容是否靠近引脚、回路是否过长。
- 然后核算直流压降，检查铜箔宽度和过孔数量。
- 最后对照器件噪声容限，判断是否仍有足够裕量。
复盘一个典型场景：某四轴飞控在电机急加速时出现 IMU 数据跳变。示波器测得 3.3V 轨在换相瞬间跌落 280mV，持续约 20μs。检查发现，MCU 电源引脚仅放置了 0.1μF 电容，且过孔远离引脚；同时电源路径铜箔宽度不足，IR Drop 约 120mV。整改后增加 10μF 与 1μF 组合，缩短回路，加宽铜箔并增加过孔，瞬态跌落降至 90mV，IMU 跳变消失。这个案例说明，PI 问题往往不是单一因素，而是目标阻抗、去耦和直流压降共同作用的结果。
综上，电源完整性设计的核心逻辑是：先根据电压和电流确定目标阻抗，再按频段配置去耦电容，同时控制直流压降，最后用噪声容限校验余量。只有把 PDN 当作一个从稳压器到芯片引脚的完整阻抗网络来设计，飞控系统才能在电机噪声和瞬态负载下保持稳定可靠。