3. PDN基础
电源分配网络（Power Distribution Network, PDN）是连接电源模块（VRM）与芯片负载（如FPGA、ASIC、DDR颗粒）之间的完整电气通路。在高速数字电路设计中，PDN的性能直接决定了电源噪声水平、信号完整性以及电磁兼容（EMC）表现。本章将系统拆解PDN的物理组成、阻抗频率特性，并重点讲解目标阻抗（Ztarget）的定义与工程计算方法，为后续的电源完整性仿真打下理论基础。
3.1 PDN的物理组成与各层级作用
PDN从电源源头到芯片负载，通常由五个关键层级构成。每一层都有其特定的阻抗贡献频段和设计要点，理解各层级的物理特性是进行阻抗仿真和优化的前提。
核心原理：五层结构的频率分工
PDN的完整链路包括：电压调节模块（VRM）、体电容（Bulk Capacitor）、高频陶瓷电容（MLCC）、电源/地平面以及芯片封装与引脚。VRM负责低频（<10kHz）的电压稳定和能量供给，其带宽受限于开关频率和控制环路；体电容（如470uF电解电容）覆盖中低频段（10kHz~1MHz），主要应对负载瞬态的大电流需求；高频MLCC（100nF、10nF）则负责1MHz~100MHz频段的去耦，抑制高频开关噪声；电源/地平面形成的平板电容在100MHz以上表现出低阻抗特性；芯片封装和引脚则决定了GHz级别的最终阻抗。
| 层级 | 典型器件/结构 | 有效频率范围 | 主要作用 | 设计要点 |
|---|---|---|---|---|
| VRM | DC-DC转换器、LDO | < 10kHz | 电压调节、低频能量供给 | 环路带宽、输出电容 |
| 体电容 | 电解电容、钽电容 | 10kHz ~ 1MHz | 瞬态大电流补充 | ESR、ESL、容量 |
| 高频MLCC | X7R/X5R陶瓷电容 | 1MHz ~ 100MHz | 高频噪声抑制 | 放置位置、寄生参数 |
| 平面 | VCC/GND铜皮 | 100MHz ~ 1GHz | 分布式平板电容 | 层间距、平面完整性 |
| 封装/引脚 | BGA焊球、键合线 | > 1GHz | 芯片与PCB互连 | 封装电感、引脚布局 |
判断方法：如何识别PDN薄弱环节
在实际工程中，可以通过以下步骤快速定位PDN的薄弱点：
- 频域扫描：使用VNA（矢量网络分析仪）测量PDN的S21参数，转换为阻抗曲线。
- 时域反射（TDR）：观察阻抗突变点，判断是过孔、焊盘还是平面断裂导致。
- 仿真对比：在SIwave或PowerSI中提取PDN阻抗，与目标阻抗对比，找出超标的频段。
- 定位责任层：若超标频段在1MHz以下，优先检查VRM环路和体电容；若在10MHz~100MHz，检查MLCC数量和放置；若在100MHz以上，检查平面完整性和过孔数量。
3.2 PDN阻抗特性与频率响应
PDN的阻抗并非恒定值，而是随频率变化的一条曲线。这条曲线由各组成元件的寄生参数（ESR、ESL）和分布参数共同决定。理解阻抗曲线的形状，是进行去耦设计和仿真验证的核心。
核心原理：阻抗曲线的三个关键频段
典型PDN阻抗曲线呈"V"形或"U"形。在低频段（<10kHz），阻抗主要由VRM的输出阻抗和环路增益决定，通常较低；在中频段（10kHz~1MHz），体电容的ESR成为主导，阻抗可能出现峰值；在高频段（>1MHz），MLCC和平面电容开始起作用，阻抗逐渐下降，但受限于寄生电感，最终会因封装电感而上升。设计目标是让整条曲线在所有工作频率下都低于目标阻抗Ztarget。
操作流程：阻抗曲线的仿真提取方法
仿真步骤（以Ansys SIwave为例）：
1. 导入PCB版图（.brd或.anf格式）
2. 设置电源网络（如VCC_1V0）和地网络（GND）
3. 在VRM输出端添加端口（Port）
4. 在芯片负载端添加端口（Port）
5. 设置仿真频率范围：10kHz ~ 1GHz（对数扫描）
6. 运行PDN阻抗分析
7. 导出Z11参数曲线，与Ztarget对比3.3 目标阻抗（Ztarget）的定义与计算
目标阻抗是PDN设计的核心指标，它定义了在给定瞬态电流变化下，PDN允许的最大阻抗值。只有PDN阻抗在所有频率下都低于Ztarget，才能保证芯片供电电压的纹波在允许范围内。
核心原理：Ztarget的物理意义
目标阻抗的计算公式为：Ztarget = (VDD × Ripple%) / ΔI。其中，VDD是芯片工作电压，Ripple%是允许的电压纹波百分比（通常取3%~5%），ΔI是芯片的最大瞬态电流变化量。例如，对于1.0V供电、允许3%纹波（即30mV）、瞬态电流变化5A的FPGA，Ztarget = 0.03V / 5A = 6mΩ。这意味着PDN在整个工作频段内的阻抗必须小于6mΩ。
| 参数 | 符号 | 典型值 | 说明 |
|---|---|---|---|
| 工作电压 | VDD | 0.8V ~ 3.3V | 芯片核心电压或IO电压 |
| 纹波比例 | Ripple% | 3% ~ 5% | 由芯片数据手册规定 |
| 瞬态电流变化 | ΔI | 1A ~ 20A | 负载突变时的电流差值 |
| 目标阻抗 | Ztarget | 1mΩ ~ 50mΩ | 计算得出，越低越难实现 |
判断方法：Ztarget的工程修正
在实际工程中，直接计算出的Ztarget往往过于严格（如1mΩ），导致设计成本过高。因此，需要根据以下因素进行修正：
- 频率范围限制：芯片数据手册通常会给出有效去耦频率范围（如DC~500MHz），超出此范围的频段无需满足Ztarget。
- 瞬态电流的上升时间：如果ΔI的上升沿较慢（如>1μs），则高频段的Ztarget可以放宽。
- 芯片内部去耦：现代芯片封装内部已集成部分去耦电容（如On-die capacitor），可分担高频段需求，因此PCB级的Ztarget可以适当放宽。
3.4 案例拆解：DDR4内存供电PDN设计
以一个典型的DDR4内存供电系统为例，其VDDQ供电为1.2V，允许纹波3%（36mV），瞬态电流变化为6A。我们来完整分析其PDN设计过程。
案例背景与初始参数
某通信板卡使用4片DDR4颗粒，每片瞬态电流变化1.5A，合计ΔI=6A。PCB为8层板，层叠结构为：L1信号、L2地、L3电源、L4信号、L5信号、L6电源、L7地、L8信号。电源平面在L3和L6，间距约200μm。VRM采用TI的TPS54620（开关频率500kHz）。
分析判断过程
首先计算Ztarget：Ztarget = 1.2V × 3% / 6A = 6mΩ。然后，通过仿真提取PDN阻抗曲线，发现以下问题：
- 在2MHz处，阻抗达到15mΩ，超标2.5倍。原因是体电容（470uF电解电容）的ESR过高（约25mΩ），且数量不足。
- 在50MHz处，阻抗为8mΩ，略超标。原因是MLCC放置位置距离DDR颗粒引脚过远（>500mil），寄生电感过大。
- 在200MHz以上，阻抗低于3mΩ，满足要求，得益于电源平面间距较小。
实际操作步骤与结果
针对上述问题，采取以下优化措施：
- 增加体电容：将470uF电解电容从2颗增加到4颗，并联后ESR降至约6mΩ，2MHz处阻抗降至5mΩ。
- 优化MLCC布局：将8颗100nF MLCC从板边移至DDR颗粒背面，距离缩短至150mil以内，50MHz处阻抗降至4mΩ。
- 增加过孔数量：在电源平面切换处增加12个过孔（从6个增至18个），降低过孔电感。
优化后，全频段阻抗均低于6mΩ，实测电压纹波从45mV降至28mV，满足DDR4规范要求。该案例表明，Ztarget的计算只是第一步，更重要的是通过仿真定位超标频段并针对性优化。
3.5 常见误区与设计复盘
在PDN设计与仿真中，工程师常陷入以下误区，需要特别警惕：
- 误区一：只关注低频段。很多工程师只关注VRM输出电容和体电容，忽略了高频MLCC和平面电容的作用，导致高频噪声超标。
- 误区二：忽略反谐振。不同容值的MLCC并联时，在谐振频率之间会产生阻抗尖峰。解决方法是使用相同容值或采用"倍频程"布局（如100nF、47nF、22nF间隔排列）。
- 误区三：仿真模型过于简化。在仿真中忽略过孔寄生参数或平面切割，会导致仿真结果与实测偏差超过30%。
- 误区四：Ztarget计算过于死板。未考虑芯片内部去耦和封装电感，导致设计目标过于严格，增加不必要的成本。
综上所述，PDN设计是一个从目标阻抗定义出发，经过组成分析、阻抗仿真、优化迭代的系统工程。掌握Ztarget的计算方法，理解各组成层级的频率特性，并通过仿真工具进行验证，是确保电源完整性的关键路径。在实际项目中，应结合芯片手册、PCB工艺和成本约束，灵活调整设计策略，最终实现性能与成本的平衡。