4. 采样与信号调理
数字电源系统的硬件架构决定了控制算法的可实现性与最终性能边界。与模拟电源相比，数字电源的核心差异在于：误差信号的处理、环路补偿以及PWM调制均由数字逻辑完成，因此系统架构必须围绕“ADC采样→数字控制器→PWM生成→驱动电路→功率级→反馈链路”这一闭环来设计。本章将深入剖析数字电源的硬件骨架，重点讨论控制器选型（MCU/DSP/FPGA）、ADC采样链路、PWM生成机制、驱动电路设计以及反馈链路的信号完整性，帮助工程师建立从芯片选型到板级调试的完整工程视图。
4.1 数字控制器选型：MCU、DSP与FPGA的权衡
数字电源控制器的选型是整个系统架构设计的起点。不同应用场景对控制带宽、PWM分辨率、外设集成度以及开发成本的要求差异巨大，选型不当往往导致控制算法无法充分发挥硬件性能，或者造成严重的资源浪费。工程师需要从控制算法复杂度、开关频率、环路延迟预算以及产品生命周期等多个维度进行综合评估。
4.1.1 核心原理：三类控制器的本质差异
MCU（微控制器）通常集成ARM Cortex-M系列内核，主频在100MHz~600MHz之间，优势在于丰富的外设接口（UART、I2C、SPI、CAN）和成熟的生态链，适合对成本敏感、控制算法相对简单的消费级电源。DSP（数字信号处理器）以TI C2000系列为代表，其MAC（乘累加）单元和HRPWM（高分辨率PWM）模块专为电源控制优化，主频可达200MHz，支持浮点运算，是数字电源领域的主流选择。FPGA（现场可编程门阵列）则通过硬件并行逻辑实现极低延迟（<10ns）的采样到PWM更新，适合多路交错并联、GaN高频化（>1MHz）以及需要自定义协议的高级电源系统。
4.1.2 选型判断方法：从需求倒推参数
选型应遵循“算法需求→外设需求→性能余量”的递进逻辑。首先，根据开关频率fsw和PID更新频率确定控制周期Tctrl，通常Tctrl = 1/fsw（峰值电流模式）或Tctrl = 1/(2×fsw)（平均电流模式）。其次，计算所需的PWM时间分辨率：若fsw=500kHz，要求占空比调节精度为0.1%，则PWM时钟频率需达到500MHz，此时必须依赖DSP的HRPWM（微边沿定位）或FPGA的延迟链。最后，评估ADC采样率与同步能力：多路交错电源要求ADC能同时采样各相电流，FPGA可轻松实现多通道并行采样，而MCU则需依赖内部ADC的序列发生器。
| 对比维度 | MCU（如STM32G4） | DSP（如TMS320F28003x） | FPGA（如Artix-7） |
|---|---|---|---|
| 控制延迟（ADC→PWM） | 1~3μs | 200~500ns | <50ns |
| PWM分辨率 | ~250ps（HRTIM） | ~150ps（HRPWM） | ~20ps（延迟链） |
| 多路交错能力 | 2~4相 | 4~8相 | 16相以上 |
| 开发难度 | 低（HAL库） | 中（寄存器级） | 高（Verilog/VHDL） |
| 典型应用 | 快充、POL模块 | 服务器VRM、车载DC-DC | GaN高频电源、量子计算供电 |
4.1.3 案例拆解：48V→12V/20A服务器VRM的选型
某服务器电源模块要求：输入48V，输出12V/20A，开关频率400kHz，需支持4相交错并联，环路带宽目标30kHz。初始方案选用STM32G474（170MHz MCU），实测发现ADC采样延迟约1.2μs，加上PID计算与PWM更新延迟，总控制延迟达到2.5μs，导致相位裕度仅35°，动态响应超调15%。后改用TMS320F280049C（100MHz DSP），利用其内置的4通道同步采样ADC和HRPWM模块，控制延迟压缩至450ns，相位裕度提升至52°，负载阶跃响应恢复时间从80μs缩短至35μs。该案例说明，在中等开关频率下，DSP的专用外设比单纯提高主频更有效。
4.2 ADC采样链路：精度、速度与同步的平衡
ADC采样是数字电源的“眼睛”，采样数据的质量直接决定了控制算法的性能上限。实际系统中，ADC的量化噪声、采样保持器的孔径抖动、前端运放的带宽限制以及PCB布局引入的共模干扰，都会叠加到采样信号上。设计ADC采样链路时，必须从系统级视角进行误差预算分配。
4.2.1 核心原理：采样链路的误差模型
完整的采样链路包括：电阻分压网络→RC抗混叠滤波器→运算放大器（缓冲/增益）→ADC输入引脚。每个环节都会引入误差。量化误差由ADC位数决定（12位对应LSB=满量程/4096），若控制环要求输出纹波小于10mV（12V输出），则ADC分辨率至少需要0.5mV，对应13位有效位（ENOB）。采样保持器的孔径抖动（典型值50ps）在采样高频电流纹波时会产生电压误差，误差值≈di/dt×抖动时间。因此，采样高频开关纹波时，应尽量使用内部采样保持时间较短的ADC，并配合硬件抗混叠滤波。
4.2.2 操作流程：采样链路设计五步法
- 确定采样对象与范围：输出电压（0~15V）、电感电流（0~30A）或输入电压，根据动态范围选择分压比或互感器变比。
- 计算有效位数需求：根据控制精度要求反推ENOB，例如要求电流采样误差<1%，则ENOB≥7位，实际选12位ADC留足余量。
- 设计抗混叠滤波器：RC低通截止频率设为fsw的3~5倍，同时保证相位延迟在控制带宽内可接受（通常<5°）。
- 选择运放拓扑：差分放大电路抑制共模噪声，单位增益稳定，带宽≥10×fsw。
- PCB布局验证：采样电阻采用开尔文连接，ADC输入走线远离功率开关节点，必要时增加屏蔽地。
4.2.3 常见误区：忽略采样与PWM的同步
许多工程师只关注ADC的采样率，却忽略了采样时刻与PWM载波的关系。在峰值电流模式控制中，若采样时刻偏离电感电流峰值点，会导致平均电流与峰值电流的偏差，进而引发次谐波振荡。正确做法是：将ADC触发信号与PWM载波同步，在PWM计数器的特定计数值（如峰值或谷值）处触发采样。DSP的ePWM模块可产生ADC SOC（Start of Conversion）信号，FPGA则可通过硬件定时器精确控制采样窗口。
4.3 PWM生成与驱动电路设计
PWM生成模块将数字控制器的占空比指令转换为功率开关管的栅极驱动信号。这一环节的延迟和分辨率直接影响电源的动态响应与稳态精度。驱动电路则负责将PWM信号的电平转换为足以快速开关MOSFET/ GaN器件的电压和电流。
4.3.1 核心原理：PWM分辨率与死区控制
PWM分辨率决定了占空比的调节步进。对于12V输出，若PWM分辨率为10位（即0.1%步进），则输出电压调节精度为12mV，可能无法满足1%的稳压要求。DSP的HRPWM通过微边沿定位（MEP）技术，将PWM边沿延迟拆分为粗调（时钟周期）和细调（延迟链），实现150ps级分辨率。死区时间设置需权衡：过长的死区会增加占空比损失和输出纹波，过短的死区则可能导致上下管直通。对于GaN器件，死区通常设置为20~50ns，而Si MOSFET需要50~150ns。
4.3.2 驱动电路设计要点
驱动电路的核心指标是峰值拉灌电流和传播延迟。对于高频应用，驱动器的传播延迟应小于50ns，且上升/下降时间匹配（偏差<5ns）。驱动芯片的电源去耦至关重要：在VDD和GND之间放置100nF陶瓷电容，并靠近驱动芯片引脚。对于半桥结构，需要自举电路为高侧驱动供电，自举电容容值计算：C_boot = Q_g / ΔV_boot，其中Q_g为栅极电荷，ΔV_boot为允许的电压跌落（通常0.5V）。
// 以TI C2000系列ePWM模块为例，配置死区与HRPWM
EPwm1Regs.TBPRD = 1000; // 载波周期，对应500kHz
EPwm1Regs.CMPA.bit.CMPA = 500; // 占空比50%
EPwm1Regs.DBCTL.bit.OUT_MODE = 0x3; // 使能上升沿和下降沿死区
EPwm1Regs.DBRED.bit.DBRED = 20; // 上升沿死区20ns
EPwm1Regs.DBFED.bit.DBFED = 20; // 下降沿死区20ns
EPwm1Regs.HRCNFG.bit.EDGMODE = 0x2; // 启用HRPWM边沿控制
EPwm1Regs.HRCNFG.bit.CTLMODE = 0x0; // 由CMPA控制4.3.3 案例拆解：GaN功率级的驱动优化
某1MHz LLC谐振变换器采用GaN HEMT（EPC2019），初始驱动电路使用传统MOSFET驱动器（如UCC27511），实测栅极振铃严重，Vgs过冲达+6V/-4V，导致开关损耗增加15%。分析发现，驱动器输出电感与GaN输入电容（Ciss≈300pF）形成LC谐振。解决方案：①将驱动器更换为具有更小输出阻抗的LMG1020（峰值4A/拉4A灌）；②在栅极串联2.2Ω电阻抑制振铃；③优化PCB布局，将驱动芯片与GaN的距离缩短至3mm以内。改进后Vgs过冲降至+0.8V/-0.5V，效率从94.2%提升至95.1%。
4.4 反馈链路与系统级集成
反馈链路将功率级的输出电压和电流信息无损地传递至ADC输入端。这一环节的噪声抑制和带宽设计是数字电源稳定运行的基础。完整的反馈链路包括：检测元件（电阻分压/电流互感器）、信号调理电路（滤波、放大、钳位）、ADC输入保护以及数字域的校准算法。
4.4.1 核心原理：反馈链路的带宽与噪声预算
反馈链路的整体带宽应至少为控制环路带宽的5~10倍，以避免在穿越频率附近引入额外相移。例如，环路带宽30kHz，则反馈链路-3dB带宽应≥150kHz。噪声预算方面，开关节点的高dv/dt（可达10V/ns）会通过寄生电容耦合到采样走线，因此差分采样和屏蔽层必不可少。对于电流采样，若使用采样电阻，其寄生电感（典型1nH）在di/dt=1A/ns时会产生1V尖峰，必须采用开尔文连接和RC吸收网络。
4.4.2 操作流程：反馈链路调试清单
- 静态校准：在空载条件下，用高精度万用表测量实际输出电压，与ADC读数对比，计算增益误差和偏移误差，写入固件校准系数。
- 动态响应测试：施加50%~100%负载阶跃，观察ADC采样波形是否出现饱和或削顶，调整运放增益或分压比。
- 噪声频谱分析：使用频谱分析仪测量采样节点噪声，若在开关频率处出现尖峰，检查地回路和屏蔽。
- 延迟测量：通过示波器同时测量PWM输出和ADC采样触发信号，计算实际延迟，用于补偿控制算法中的相位滞后。
4.4.3 常见误区：忽视数字地/模拟地分割
许多工程师在PCB设计时严格分割数字地和模拟地，但在ADC采样链路中，这种分割反而会破坏回流路径，增加共模噪声。正确做法是：在ADC芯片下方使用单一地平面，通过磁珠或0Ω电阻在电源入口处单点连接数字地与模拟地。同时，所有采样信号线应参考模拟地平面走线，避免跨越分割区域。
数字电源系统架构的设计是一项系统工程，控制器选型决定了性能上限，ADC采样链路和PWM生成模块决定了控制精度，驱动电路和反馈链路则决定了实际运行可靠性。工程师应建立“延迟预算”和“噪声预算”的概念，在每一级链路中分配合理的误差余量。随着GaN器件和高速ADC的普及，FPGA在数字电源中的应用将更加广泛，但DSP凭借其成熟的开发工具和算法库，在未来五年内仍将是中低功率数字电源的主流选择。掌握本章的架构设计方法，能够为后续的环路补偿算法设计和系统调试打下坚实的硬件基础。