2. 脉冲信号基础

在FPGA脉冲输出与编码器接口实战中，脉冲信号是信息传递的物理载体。无论是驱动步进电机、读取增量式编码器，还是与伺服驱动器进行位置同步，工程师首先需要精确理解脉冲信号的电气特征与传输方式。本章从脉冲信号的三个核心参数（频率、占空比、周期）出发，深入剖析单端与差分信号的工程差异，并重点讲解工业现场最常用的TTL与RS422电平标准，为后续FPGA接口逻辑设计打下坚实的物理层基础。

2.1 脉冲信号三要素：频率、周期与占空比

核心原理：脉冲信号是一种离散的电压/电流跳变序列，其本质是方波或矩形波。描述一个脉冲信号，最核心的三个参数是周期（T）、频率（f）和占空比（D）。周期是信号重复一次所需的时间，单位秒（s）；频率是单位时间内脉冲重复的次数，单位赫兹（Hz），两者互为倒数关系（f = 1/T）。占空比则是高电平持续时间与整个周期的比值，通常用百分比表示。在FPGA应用中，这三个参数直接决定了计数器的分频系数、定时器的装载值以及PWM输出的分辨率。

工程判断方法：在实际调试中，工程师通常使用示波器测量这三个参数。测量时需注意：

• 周期测量：使用示波器的光标功能，测量相邻两个上升沿（或下降沿）之间的时间差，即为周期T。若信号稳定，可直接读取频率计数值。
• 占空比测量：分别测量高电平时间t_on和低电平时间t_off，则D = t_on / (t_on + t_off)。对于非50%占空比的信号，需注意触发方式，建议使用脉宽测量模式。
• 频率精度：FPGA内部通常使用高频基准时钟（如50MHz或100MHz）对输入脉冲进行计数。若被测信号频率接近基准时钟频率，需考虑奈奎斯特采样定理，确保基准时钟至少是被测信号的2倍以上。

2.2 单端信号与差分信号：原理与选型

核心原理：单端信号是相对于参考地（GND）测量的电压信号，一根信号线传输信息，结构简单、成本低。但单端信号容易受地弹、电源噪声和外部电磁干扰（EMI）影响，且长距离传输时压降明显。差分信号则使用两根线（通常标记为A+和B-，或P和N）传输互补信号，接收端检测的是两线之间的电压差。由于外部干扰通常同时作用于两根线（共模干扰），差分接收器通过减法运算可有效抵消共模噪声，因此差分信号具有更强的抗干扰能力和更远的传输距离。

工程选型对比：

案例拆解：某自动化设备中，增量式编码器安装在距离FPGA控制板约15米的电机尾部。最初设计采用单端TTL输出，现场调试时发现FPGA计数出现偶发丢步。用示波器观察编码器A相波形，发现上升沿存在明显的振铃和毛刺，且幅值衰减至2.0V左右，接近TTL输入高电平阈值（2.0V），导致逻辑误判。分析原因是传输线过长，分布电容和电感造成信号完整性恶化。解决方案是将编码器输出改为差分RS422信号，在FPGA侧使用AM26LS32差分接收芯片。改造后，示波器显示差分波形干净，毛刺消失，计数稳定。此案例说明，当传输距离超过3米或现场电磁环境复杂时，应优先选择差分传输。

2.3 TTL电平标准：逻辑阈值与接口匹配

核心原理：TTL（Transistor-Transistor Logic）是一种基于双极型晶体管的标准逻辑电平。其典型供电电压为5V或3.3V。TTL电平的关键参数包括输出高电平最小值（V_OH）、输出低电平最大值（V_OL）、输入高电平最小值（V_IH）和输入低电平最大值（V_IL）。对于5V TTL，V_OH ≥ 2.4V，V_OL ≤ 0.4V，V_IH ≥ 2.0V，V_IL ≤ 0.8V。噪声容限（Noise Margin）是V_OH与V_IH之差（高电平噪声容限）以及V_IL与V_OL之差（低电平噪声容限），均为0.4V。

FPGA接口匹配操作流程：

1. 确认FPGA Bank电压：查阅FPGA芯片手册，确认目标IO Bank的VCCO电压。若VCCO为3.3V，则FPGA引脚兼容3.3V TTL电平。
2. 检查编码器输出类型：若编码器为5V TTL输出，而FPGA Bank为3.3V，则不能直接连接。5V高电平可能损坏FPGA引脚。
3. 电平转换方案：使用电阻分压（注意速度限制）、二极管钳位（如BAT54S）或专用电平转换芯片（如SN74LVC4245）。
4. 配置FPGA引脚：在约束文件中设置IO_STANDARD为"LVCMOS33"或"LVCMOS25"，并设置上下拉电阻（通常使能内部弱上拉，防止悬空）。

2.4 RS422电平标准：差分传输与工业应用

核心原理：RS422（EIA-422）是一种差分串行通信标准，采用平衡发送和差分接收。发送端通过驱动器将逻辑电平转换为差分电压，A+与B-之间的电压差在+2V至+6V表示逻辑"1"，-2V至-6V表示逻辑"0"。接收端具有±200mV的输入灵敏度，这意味着即使长线传输后差分电压衰减至200mV，接收器仍能正确识别。RS422支持点对多（1个发送器，最多10个接收器），最大传输距离在低速（<100kbps）时可达1200米。

FPGA接入RS422编码器的关键步骤：

• 差分接收芯片选型：常用AM26LS32、DS26LS32或TI的SN65LBC172。这些芯片将差分信号转换为单端TTL/CMOS电平，供FPGA读取。
• 终端匹配电阻：在接收端（FPGA侧）的A+与B-之间跨接100Ω~120Ω终端电阻，用于吸收反射信号。电阻值应与传输线特性阻抗匹配（通常双绞线为100Ω）。
• 共模电压范围：RS422允许共模电压在-7V至+12V之间，但FPGA侧接收芯片的供电电压通常为5V或3.3V，需确保共模电压在芯片允许范围内。
• ESD保护：工业现场长线缆易引入静电，建议在差分线对地并联TVS管（如SMBJ6.0CA）。

案例拆解（完整闭环）：

背景与约束：某数控机床项目，需将安装在主轴上的增量式编码器（2500线，输出A、B、Z三相差分RS422信号）接入FPGA运动控制卡。编码器最高转速3000rpm，对应A相频率 = 2500 × 3000 / 60 = 125kHz。传输距离约20米，现场有变频器干扰。

初始现象：首次调试时，FPGA读取的计数值在低速时正常，但高速时出现偶发错误，且Z信号（零位脉冲）偶尔丢失。

分析判断过程：使用差分探头测量A+与A-之间的波形，发现高速时差分电压幅值从正常的±3V降至±1.2V，且上升沿出现台阶。分析原因：①传输线过长导致高频衰减；②未加终端匹配电阻，信号反射叠加；③Z信号脉宽较窄（编码器Z信号通常为1/4周期），高速时脉宽仅2μs，若接收芯片响应慢或FPGA采样率不足，容易漏检。

实际操作步骤：

1. 在FPGA接收端A+/B-之间并联120Ω终端电阻（选用0603封装，靠近接收芯片引脚）。
2. 将差分接收芯片AM26LS32的供电改为5V，并在电源引脚加0.1μF去耦电容。
3. FPGA内部对A、B信号使用4倍频解码（检测上升沿和下降沿），对Z信号使用同步器打两拍后检测上升沿。
4. 在FPGA约束文件中，将A、B、Z输入引脚设置为IBUF_DIFF_OUT，并启用内部差分终端（若FPGA支持）。

结果对比：改造后，高速125kHz下计数稳定，Z信号100%捕获。用示波器对比，差分波形幅值恢复至±2.8V，上升沿无明显台阶。

风险与代价：增加终端电阻会增大驱动器功耗（约50mW），但换来了信号完整性。若编码器驱动器驱动能力不足，终端电阻过小会导致差分电压过低，此时应选用120Ω或更大阻值，并考虑使用有源终端。

复盘经验：RS422并非"接上就能用"，终端匹配和共地处理是成败关键。此外，FPGA内部采样时钟至少应为信号最高频率的4倍（此处125kHz×4=500kHz，实际使用50MHz时钟，裕量充足）。

2.5 电平转换与FPGA引脚配置实战

核心原理：FPGA的IO引脚通常支持多种电平标准，如LVCMOS33、LVCMOS25、LVDS、HSTL等。当外部设备电平与FPGA Bank电压不匹配时，必须进行电平转换。转换方式分为三类：直接兼容（如3.3V TTL接3.3V LVCMOS）、无源转换（电阻分压、二极管钳位）、有源转换（电平转换芯片、FPGA内部IO Bank分组供电）。

操作流程与配置清单：

// FPGA约束文件示例 (Xilinx XDC)
set_property PACKAGE_PIN M14 [get_ports {enc_a}]
set_property IOSTANDARD LVCMOS33 [get_ports {enc_a}]
set_property PULLUP true [get_ports {enc_a}]

// 差分输入示例（若FPGA直接支持差分）
set_property IOSTANDARD LVDS_25 [get_ports {enc_a_p}]
set_property IOSTANDARD LVDS_25 [get_ports {enc_a_n}]