《射频项目从设计到量产》
第4章 原理图设计（一）：电源树设计、去耦电容布局、射频走线注意事项
4. 原理图设计（一）：电源树设计、去耦电容布局、射频走线注意事项
原理图设计，说白了就是把脑子里的射频链路变成一张能交给Layout工程师的“施工图”。很多人觉得原理图就是连一连符号，其实不然。我做了十几年射频，见过太多因为电源树画得随意、电容摆位不对，最后板子调不通的案例。这一章咱们就聊聊电源树、去耦电容和射频走线里那些容易踩的坑。
4.1 电源树设计 —— 先让“心脏”跳稳
射频电路对电源噪声极其敏感。你想想看，一个-80dBm的接收信号，如果电源纹波有10mV，信噪比直接崩了。我个人的习惯是，画原理图之前先画一张电源树框图，把每一级电压、最大电流、纹波要求标清楚。
- 分区供电：射频PA、VCO、PLL、数字基带尽量用独立的LDO或DC-DC。别把3.3V数字电和3.3V射频电混在一起，否则数字开关噪声会直接调制到射频载波上。
- 级联顺序：DC-DC效率高但纹波大，后面必须跟LDO做二次稳压。我在一个2.4G项目里吃过亏——DC-DC直供VCO，结果相位噪声恶化了8dB。
- 电流余量：选LDO时留30%以上余量。PA瞬态电流可能冲到1.5倍，余量不够会导致电压跌落，发射频谱立马变差。
举个例子，一个典型的射频前端电源树：
电池 (3.7V) → DC-DC (3.3V/2A) → LDO (3.3V/500mA) → 射频PA
→ LDO (3.3V/300mA) → VCO/PLL
→ LDO (1.8V/200mA) → 数字接口注意DC-DC的开关频率要避开射频工作频段及其谐波。比如2.4GHz Wi-Fi，DC-DC开关频率最好选2.2MHz或1.5MHz，别用4.4MHz这种二次谐波刚好落在2.4G附近的频率。
4.2 去耦电容布局 —— 细节决定成败
去耦电容不是“放上去就行”。很多工程师喜欢把电容放得离管脚很远，或者只用一种容值。嗯，这里要注意，电容的摆放位置和容值组合直接影响电源阻抗。
为什么会这样？因为电容有寄生电感。100pF的贴片电容自谐振频率大概在200~500MHz，离引脚越远，走线电感越大，谐振频率越低，高频去耦效果就没了。我曾经在5G小站项目里，就因为一个100pF电容放偏了2mm，导致PLL的杂散超标，折腾了两天。
| 电容容值 | 自谐振频率（典型） | 推荐位置 |
|---|---|---|
| 10μF | ~5 MHz | 板级入口，距离芯片< 5mm |
| 1μF | ~20 MHz | 芯片附近，< 3mm |
| 100nF | ~50 MHz | 紧靠电源引脚 |
| 10nF | ~150 MHz | 紧靠电源引脚 |
| 100pF | ~500 MHz | 紧靠射频电源引脚，走线< 0.5mm |
4.3 射频走线注意事项 —— 信号完整性从原理图开始
很多人觉得射频走线是Layout的事，原理图只要把网络标号连对就行。大错特错。原理图阶段你就要把关键走线的阻抗、屏蔽、参考层要求写清楚。我一般会在原理图上用文字标注：“此网络需控制50Ω阻抗，参考层为第二层GND，走线宽度0.3mm（根据叠层）”。
- 阻抗连续：射频线路上不要出现直角、 stub（短截线）。哪怕原理图上只是一个连接，也要提醒Layout工程师避免T型分叉。如果必须分路，用电阻或功分器。
- 包地/屏蔽：敏感射频线（如VCO输出、LNA输入）两侧要加地孔墙。原理图上可以画出“包地示意”区域，让Layout有依据。
- 过孔数量：射频走线换层时，至少放两个地过孔在旁边，提供低阻抗回流路径。我习惯在原理图上标注“换层处加2~3个地过孔”。
一个真实教训：之前做NB-IoT模块，原理图上RF输出网络没标注阻抗线宽，Layout工程师用了默认的0.2mm线宽，结果匹配调了半天，驻波比就是下不去。后来一量，特性阻抗跑到70Ω了。从那以后，我所有射频网络都会在原理图里用注释写明阻抗要求。
另外，射频走线尽量避免与其他电源线或数字信号线平行长距离走线。如果无法避免，中间要隔一层地平面，或者拉开3倍线宽以上的距离。你想想看，一条数字时钟线如果和射频走线平行走20mm，耦合过来的噪声足以让接收灵敏度下降2~3dB。
好了，这一章的内容就是这些。电源树是骨架，去耦电容是血液里的红细胞，射频走线是神经——任何一个出问题，板子都跑不顺。下一章咱们接着聊原理图设计（二），把剩下的关键细节补全。