4. 直流压降与电流密度分析
PDN阻抗分析回答的是“电源在频域上是否稳定”，而DC IR Drop分析回答的是另一个同样致命的问题：直流电流从VRM流到芯片引脚的过程中，究竟损失了多少电压、哪些位置被电流“挤爆”了。当负载电流达到数十安培时，即使电源平面只有几毫欧的等效电阻，也会产生几十毫伏的压降；而一个载流能力不足的过孔，可能因为局部电流密度过高而成为整个PDN的瓶颈。本节围绕SIwave的DC IR Drop仿真，讲清楚建模输入、求解设置、结果判读与优化闭环。
一、DC IR Drop的物理本质与仿真输入
DC IR Drop求解的是稳态电流场问题。SIwave把电源平面、过孔、铜皮、焊盘离散成电阻网络，在每个导体单元上求解拉普拉斯方程，得到节点电位分布，再由电位梯度反推电流密度。因此，仿真要成立，必须提供三类输入：
- 几何与材料：铜箔厚度（常见1 oz = 35 μm，内层可能为0.5 oz）、铜的电导率（约5.8×10⁷ S/m）、平面蚀刻后的实际残铜形状。若从PCB文件导入，需确认反焊盘（anti-pad）尺寸、过孔镀铜厚度是否被正确识别。
- 激励源：在VRM输出端指定Source，通常设为电压源并给定输出电压（如0.9 V）；在负载端指定Sink，设为电流源并给定电流值（如15 A）。Source与Sink必须落在真实的铜皮或焊盘上，不能悬空。
- 回流路径：DC电流必须有明确的返回路径。若只定义了电源网络而忽略地网络，求解器会因电流无回路而报错或给出错误结果。通常把GND网络一并纳入求解，并在VRM地端与负载地端建立回流连接。
一个常见的教学示例：某FPGA核心电源网络VCCINT，VRM输出0.9 V，负载电流12 A，电源平面为两层铜皮夹一层介质，平面尺寸约40 mm × 30 mm，VRM位于板边，FPGA位于板中心。这个配置足以产生可观测的压降与电流密度分布。
二、仿真设置中的关键参数
在SIwave中建立DC IR Drop仿真，核心设置集中在三处。第一是求解类型，选择DC IR Drop而非AC阻抗或谐振分析。第二是网格划分，DC求解对网格质量敏感，平面边缘、过孔密集区、窄颈区域需要更细的网格；SIwave支持自适应网格，但建议先手动检查关键区域的网格密度，避免因网格过粗而漏掉局部热点。第三是导体属性，需确认每层铜厚、是否包含镀铜过孔壁、以及平面上的开槽和隔离带是否被正确建模。
激励设置上，Source端通常用Voltage Source，Sink端用Current Source。若多个负载共享同一电源网络，可以分别设置多个Sink，求解器会按各自电流值分配。对于过孔电流密度评估，需要确保过孔在几何中被识别为导体，且其镀铜厚度参数与实际工艺一致——这一点常被忽略，但直接影响过孔电阻和电流密度结果。
三、结果判读：压降云图与电流密度分布
求解完成后，SIwave提供两类核心结果视图。第一类是电压分布云图，用颜色表示各点电位。判读时关注三个量：VRM输出端到负载端的最大压降ΔV、压降占标称电压的百分比、以及压降的空间分布是否集中在某条窄路径上。工程上通常要求ΔV不超过标称电压的3%～5%，对0.9 V核心电源而言，即27～45 mV。若仿真显示压降达到60 mV，说明PDN直流电阻偏大，需要优化。
第二类是电流密度云图，单位通常为A/mm²。铜箔的载流能力与温升相关，工程经验值：外层铜箔在10 ℃温升下约可承受4～6 A/mm²，内层因散热较差取更低值。过孔电流密度则需单独评估，常见判据是单个过孔承载电流不超过1～2 A（视孔径与镀铜厚度而定），或过孔壁电流密度不超过某阈值。若云图显示某个过孔或某段窄铜皮颜色明显偏红，即为载流瓶颈。
四、从结果到优化：一个可执行的闭环
以上述示例为例，仿真显示压降42 mV、过孔电流密度5.8 A/mm²，均超出判据。优化可以从三个方向入手，且每个方向都能在SIwave中快速迭代验证。
第一，加宽窄颈铜皮。若电流路径上存在一段宽度仅0.5 mm的铜皮，其电阻约为R = ρL/(W·t)。取ρ = 1.72×10⁻⁸ Ω·m，L = 5 mm，W = 0.5 mm，t = 35 μm，则R ≈ 4.9 mΩ。若把宽度增加到1.5 mm，电阻降至约1.6 mΩ，压降可减少约3.3 mV/A × 12 A ≈ 40 mV中的相当一部分。实际操作是在PCB布局中修改铜皮形状，重新导入SIwave求解。
第二，增加过孔数量。单个过孔电阻由孔壁镀铜厚度和孔径决定。若单孔电阻约0.5 mΩ，6个过孔并联约0.083 mΩ，12 A下压降约1 mV，但电流密度取决于分流均匀性。若过孔分布不均，靠近Source的过孔会承载更多电流。增加过孔数量并均匀分布，可同时降低总电阻和单孔电流密度。建议在热点区域将过孔间距从1.0 mm缩小到0.6 mm，数量增加约2.5倍。
第三，调整VRM位置或增加铜厚。把VRM从板边移到更靠近FPGA的位置，可缩短电流路径长度，直接降低路径电阻。若工艺允许，将电源平面铜厚从1 oz增加到2 oz，电阻减半，但需评估成本和蚀刻精度。
五、实操检查清单
为保证仿真结果可信，建议在每次DC IR Drop分析前后核对以下要点：
| 检查项 | 要求 | 常见错误 |
|---|---|---|
| Source/Sink位置 | 落在真实铜皮或焊盘上 | 悬空或落在隔离区 |
| 回流路径 | GND网络参与求解并闭合 | 只定义电源网络 |
| 铜厚与电导率 | 与实际PCB工艺一致 | 默认值未修改 |
| 过孔镀铜 | 孔壁厚度被正确建模 | 过孔被当作实心柱 |
| 网格密度 | 窄颈和过孔区加密 | 全局粗网格 |
| 结果判据 | 压降≤3%～5%，电流密度≤经验阈值 | 只看云图不量化 |
把上述流程固化下来，DC IR Drop就不再是一次性的“跑个仿真看看”，而是可以反复迭代的设计验证手段：改一版布局，导入SIwave，重新求解，对比压降和电流密度的变化，直到所有指标落入判据范围。这才是SIwave在PDN设计中最直接的工程价值。