📚 课程目录第1章课程导入与签核交付全景

1. 课程导入与签核交付全景

高速硬件项目的签核与交付，本质上不是“把仿真跑完”，而是围绕一组可验证的工程判据，把设计意图、物理实现、仿真证据和交付文档串成一条可追溯的闭环。对于 PCIe 5.0、DDR5、112G SerDes 这类高速接口，链路裕量往往只剩几 dB 甚至更小，任何一处阻抗不连续、参考平面切换或去耦不足，都可能在签核阶段暴露为眼图闭合、误码率超标或时序违例。因此，签核的核心目标是：在设计冻结前，用可复现的仿真证据证明设计满足接口规范与系统裕量要求，并把这些证据整理成可交付、可评审、可追溯的文件包。

Ansys SIwave 在这条链路中承担的是“板级与封装级电磁完整性分析平台”的角色。它基于全波有限元与边界元方法，对 PCB、封装和连接器结构做电源完整性（PI）、信号完整性（SI）和电磁兼容（EMI）分析。与单纯看叠层或走线规则不同，SIwave 能把版图几何、材料属性、层叠结构、器件模型和激励条件一起纳入求解，输出 S 参数、阻抗曲线、谐振模式、电压噪声和电流密度分布等物理量。这些输出正是签核判据的直接输入。

签核交付的典型流程可以概括为：需求与判据定义 → 模型准备与简化 → 仿真设置与求解 → 结果判读与裕量核算 → 问题定位与迭代 → 证据归档与评审交付。SIwave 主要覆盖中间四步，但它的价值取决于第一步判据是否清晰、最后一步证据是否完整。

下面这张图给出高速硬件项目签核交付的全景关系：左侧是设计输入与约束，中间是 SIwave 的分析域与输出物理量，右侧是签核判据与交付物。图中同时标出了“不通过时回流到设计修改”的迭代路径，这是实际项目中最常见的分支。

理解这张全景图后，需要明确几个容易混淆的概念边界。第一，签核不等于仿真。仿真只是产生证据的手段，签核是拿证据对照判据做结论。第二，交付不等于发文件。交付物必须包含判据、结果、结论和责任人，否则评审时无法判断“到底过没过”。第三，SIwave 不是万能链路仿真器。它擅长板级/封装级的无源结构分析，完整的眼图闭合通常需要把 SIwave 提取的 S 参数导入到 Circuit 或 SystemSI 中，配合 IBIS/AMI 模型做通道仿真。

以一个 PCIe 5.0 差分通道为例，典型的签核判据可以这样设定：在 16 GT/s、Nyquist 频率 8 GHz 处，插入损耗预算不超过 -10 dB；差分阻抗控制在 85 Ω ±10%；近端串扰在 8 GHz 处低于 -30 dB；PDN 在 1 MHz～10 MHz 频段内阻抗低于目标阻抗。这些数值属于示例性假设，实际项目必须依据具体芯片手册和接口规范确定。SIwave 的任务就是把这些判据转化为可计算的物理量：用 S 参数扫描得到插损和串扰，用 TDR 或阻抗扫描得到差分阻抗，用 PDN 阻抗扫描得到 Z(f) 曲线。

在项目启动阶段，建议先建立一份“签核判据表”，把每个接口的频域/时域判据、目标值、余量要求、仿真类型和责任人写清楚。这份表是后续所有 SIwave 仿真的输入，也是评审时判断通过与否的唯一依据。没有判据表的仿真，结果再漂亮也无法签核。

从交付视角看，一个完整的高速硬件签核包通常包含：仿真模型与设置说明、关键结果曲线或场图、判据对照表、问题清单与修改记录、最终签核结论。SIwave 工程文件本身也应归档，因为评审方可能需要复现结果。模型版本、材料参数、端口定义和求解设置必须与结果一一对应，否则证据链断裂，签核结论就不可追溯。