1. 协同仿真工程导入
在高速数字系统设计中，芯片、封装与PCB三者早已不是可以各自独立优化的对象。当数据速率进入Gbps量级，信号从芯片内部驱动器出发，经封装焊球、封装走线、BGA过孔、PCB传输线，最终到达接收端芯片，整条链路上的阻抗不连续、回流路径断裂、电源噪声耦合都会共同决定眼图是否张开。如果仍然沿用"芯片工程师管芯片、封装工程师管封装、PCB工程师管板级"的分工方式，往往会出现单看每一段都满足指标、级联后却无法收敛的尴尬局面。这正是芯片-封装-板级协同仿真要解决的核心问题。
1.1 协同设计面临的信号完整性挑战
从信号完整性角度看，芯片-封装-板级协同的困难主要来自四个方面。
第一，跨域阻抗不连续。芯片输出阻抗通常在几十欧姆量级，封装走线可能设计为45Ω或50Ω单端，PCB走线又可能是50Ω，BGA焊球与过孔处还会引入额外的寄生电容和电感。每一处阻抗跳变都会产生反射，反射系数由 Γ=(Z₂−Z₁)/(Z₂+Z₁) 决定。当封装走线为45Ω、PCB走线为50Ω时，界面反射系数约为5.3%，看似不大，但在多段级联后反射会叠加，在眼图上表现为过冲、振铃和边沿退化。
第二，回流路径不连续。信号电流总是沿最小回路电感路径返回。当信号从封装进入PCB时，参考平面从封装内的电源/地平面切换到PCB的参考平面，如果过孔附近的缝合电容或地过孔不足，回流被迫绕行，形成大的回路面积，既增加辐射又恶化信号质量。在协同仿真中，必须把封装与PCB的参考平面一起建模，才能看到真实的回流路径。
第三，电源分配网络（PDN）的跨域耦合。芯片的开关电流经封装电源球、PCB电源平面、去耦电容返回。封装内的电源平面与PCB电源平面在频域上形成多级谐振，若某一频点阻抗峰值落在芯片电流频谱范围内，就会产生同步开关噪声（SSN），进而通过电源-信号耦合影响信号眼图。单独仿真封装PDN或PCB PDN都无法预测这种跨域谐振。
第四，模型接口与数据交换。芯片通常以IBIS或晶体管级模型提供，封装以S参数或RLC提取模型提供，PCB以S参数或传输线模型提供。三者的端口定义、参考阻抗、频率范围、地网络命名如果不统一，级联时就会出现端口不匹配、地弹参考错误等问题。协同仿真的第一步往往不是仿真本身，而是把三套模型的端口和参考对齐。
1.2 SIwave在协同仿真中的定位
SIwave是Ansys面向PCB与封装级信号完整性、电源完整性的电磁场仿真工具，其核心能力在于对复杂版图进行全波或混合求解，提取S参数、阻抗曲线、谐振模式，并支持与芯片模型级联。在芯片-封装-板级协同流程中，SIwave承担的是"封装+PCB"这一段的电磁建模与求解，同时提供与芯片IBIS模型的接口，使整条链路可以在同一环境中完成激励-响应分析。
具体来说，SIwave在协同仿真中的定位可以概括为三点。其一，版图级电磁提取：直接导入封装与PCB的ODB++、IPC-2581或HFSS/Ansys中性文件，识别走线、平面、过孔、焊球，自动生成端口并提取宽带S参数。其二，PDN阻抗分析：对封装和PCB的电源分配网络进行频域扫描，得到从芯片电源球看进去的阻抗曲线，识别谐振峰，指导去耦电容选型与布局。其三，链路级协同仿真：将芯片IBIS模型、封装S参数、PCB S参数在SIwave或Circuit/System中级联，施加PRBS激励，观察眼图、抖动、串扰和SSN。
需要强调的是，SIwave不是芯片内部电路仿真器，它不替代芯片设计阶段的SPICE仿真；它的价值在于把芯片外部无源通道的电磁行为准确提取出来，并与芯片模型对接，从而回答"这颗芯片装到这个封装和这块板上，信号还能不能看"这一工程问题。
1.3 课程实战项目介绍
本课程以一个典型的"高速SerDes通道"为实战对象，贯穿30个章节。项目设定如下：一颗28Gbps NRZ SerDes发送芯片，采用倒装焊封装，封装走线为45Ω差分，BGA焊球阵列间距0.8mm；PCB为12层板，差分走线目标阻抗85Ω，参考平面为完整地平面，过孔采用背钻工艺；接收端为另一颗芯片，通过AC耦合电容连接。整条链路包含芯片驱动器、封装差分对、BGA过孔、PCB差分线、AC耦合电容、接收端封装与芯片。
项目将依次完成：封装与PCB版图导入与端口设置、差分S参数提取与阻抗曲线检查、PDN阻抗扫描与去耦优化、芯片IBIS模型导入与级联、PRBS激励下的眼图仿真、串扰与SSN分析、以及最终的设计迭代与结果对比。每一章都会给出具体的操作对象、参数设置、观察指标和判断依据，使读者能够跟随课程完成一次完整的协同仿真闭环。
协同仿真的本质，是把"各自达标"变成"整体达标"。芯片-封装-板级之间的阻抗、回流、电源和模型接口，任何一处处理不当，都会在最终眼图上放大为不可接受的裕量损失。接下来的章节，将从工程导入与端口设置开始，逐步展开这条链路的完整仿真流程。