1. 课程导入与工程场景建立
在高速数字链路设计中，信号完整性（Signal Integrity, SI）问题往往不会在原理图阶段暴露，而是在样机回板、系统联调甚至量产爬坡时才集中出现。此时工程师面对的核心矛盾是：实测波形已经异常，但无法快速判断异常来自PCB走线、过孔、连接器、封装还是芯片内部。TDR（Time Domain Reflectometry，时域反射）实测能够给出沿传输线方向的阻抗分布，而Ansys SIwave仿真可以在物理版图层面复现同一段链路的阻抗与S参数响应。本课程要解决的核心问题，就是建立两者之间的相关性分析能力——让仿真结果与实测曲线在同一坐标系下可比较、可解释、可定位差异来源。
一、相关性分析的目标定义
相关性分析不是简单地把两条曲线叠在一起看“像不像”，而是有明确工程目标的定量比对。本课程将目标拆解为三个层次：
- 趋势相关：仿真与实测的阻抗曲线在整体走势上一致，例如都能识别出连接器处的容性跌落和过孔处的感性凸起。
- 特征相关：关键不连续点的位置（时间/距离）和幅度（阻抗偏差）在可接受误差内吻合，通常要求阻抗偏差控制在±10%以内，位置偏差对应到物理长度不超过5 mm。
- 因果相关：当两者出现差异时，能够通过参数扫描或分段建模，将差异归因到具体的几何、材料或测试因素，例如介电常数设置偏差、铜箔粗糙度未建模、TDR上升时间不同等。
只有达到因果相关，仿真才真正具备指导设计迭代的价值，而不是停留在“事后解释”层面。
二、典型高速数字链路案例
本课程贯穿一个典型的高速数字链路案例：一条从FPGA发送端到光模块接收端的差分链路，速率25 Gbps，单端阻抗目标50 Ω，差分阻抗目标100 Ω。链路物理构成包括：
- FPGA封装BGA焊球及封装内走线；
- PCB表层微带线过渡到内层带状线的过孔换层结构；
- 长约120 mm的内层差分走线，线宽/间距随区域变化；
- AC耦合电容焊盘及连接器压接区域；
- 光模块金手指接触段。
实测中，TDR曲线在过孔换层处出现约8 Ω的感性凸起，在AC耦合电容处出现约12 Ω的容性跌落。仿真若不能复现这两个特征，后续的均衡设计、眼图预测和裕量评估都会失去可信度。因此，本案例将作为后续各章节建模、激励设置、结果比对和差异归因的统一对象。
三、整体工作流程
从工程实践角度，TDR实测与SIwave仿真的相关性分析遵循一条闭环流程，但这条流程不是单向的，而是带有反馈迭代。整体工作流程可概括为：链路定义 → 几何与材料建模 → 激励与端口设置 → 仿真求解 → 实测数据采集与去嵌 → 曲线对齐与差异量化 → 参数敏感性分析 → 模型修正与再验证。其中，实测数据去嵌和曲线对齐是初学者最容易忽略、却对相关性结论影响最大的环节。
需要特别说明的是，仿真与实测的比对必须在同一参考面和同一上升时间条件下进行。TDR实测的上升时间由TDR头决定，例如35 ps；而SIwave仿真若使用理想阶跃激励，则必须通过卷积或低通滤波将仿真响应调整到与实测相同的上升时间，否则过孔处的感性凸起会被明显放大，导致误判。
四、交付物定义
本课程要求每个相关性分析任务最终形成三类交付物，它们共同构成可追溯、可复现的工程结论：
| 交付物 | 内容要求 | 判断依据 |
|---|---|---|
| 相关性比对报告 | 包含仿真与实测阻抗曲线叠图、特征点位置与幅度对照表、差异量化指标（最大偏差、均方根误差） | 趋势一致、特征点位置偏差≤5 mm、阻抗偏差≤±10% |
| 修正后的仿真模型 | 经过参数校准的SIwave工程文件，关键材料参数和几何参数已更新并记录修改依据 | 修正后模型在相同激励下复现实测特征，且参数变化在工艺合理范围内 |
| 差异归因说明 | 逐条列出导致仿真与实测差异的因素，按影响程度排序，并给出后续设计或测试建议 | 每条归因有对应的参数扫描或对比实验支撑，非主观猜测 |
五、本课程的学习路径
后续章节将围绕上述案例和流程逐步展开：先完成SIwave中的叠层与差分对建模，再设置端口和求解频率范围；随后讲解TDR实测的校准、去嵌与数据采集方法；接着进入曲线对齐、特征量化和参数敏感性分析；最后通过一个完整的差异归因实例，演示如何从“曲线不像”走到“知道为什么不像、怎么改”。每一章都会给出可操作的参数、判断阈值和常见错误，帮助你把相关性分析从概念变成可重复的工程动作。
在开始建模之前，建议先明确本链路的相关性验收标准：以过孔感性凸起和AC耦合电容容性跌落两个特征点为一级比对对象，以整段走线的阻抗均方根误差为二级指标。一级对象用于判断模型是否抓住了主要不连续结构，二级指标用于评估整体拟合质量。两者结合，才能避免“局部像、整体偏”的假相关。