4. PCB 电源平面谐振模式仿真与反谐振点识别
去耦电容网络，说白了就是给芯片供电的“蓄水池”和“高速公路”。
我刚开始做电源完整性时，总觉得电容嘛，多放几个、放近一点就行了。结果有一次项目调试，板子一跑高速就死机，示波器一抓，电源纹波大得吓人。后来才发现，电容选型和布局全踩了坑。从那以后，我对去耦电容网络的设计再也不敢马虎了。
4.1 电容类型与特性
先聊聊电容的类型。你想想看，市面上电容种类那么多，为什么我们做PI时首选MLCC（多层陶瓷电容）？
原因很简单：MLCC的ESR和ESL都很低，高频特性好。我个人的习惯是，100MHz以下的去耦，MLCC基本都能搞定。
| 电容类型 | 典型容值范围 | ESR（典型） | ESL（典型） | 适用频率 |
|---|---|---|---|---|
| MLCC（X7R/X5R） | 1pF ~ 100μF | 1 ~ 50mΩ | 0.3 ~ 1nH | 1MHz ~ 1GHz |
| 钽电容 | 1μF ~ 1000μF | 100 ~ 500mΩ | 2 ~ 5nH | < 10MHz |
| 铝电解电容 | 10μF ~ 10000μF | 100mΩ ~ 几Ω | 5 ~ 20nH | < 1MHz |
4.2 电容的ESR与ESL
电容不是理想的。它内部藏着等效串联电阻（ESR）和等效串联电感（ESL）。
为什么会这样？因为电容的电极、介质、引线都有电阻和电感。你想想看，一个电容的等效模型其实是RLC串联电路。
ESR的影响：ESR决定了电容的损耗和发热。ESR太高，纹波电流会变成热量，电容寿命缩短。但ESR也不是越低越好——太低会导致谐振点阻抗过低，可能引发振荡。
ESL的影响：ESL决定了电容的自谐振频率（SRF）。超过SRF后，电容就变成电感了，失去去耦作用。
我记得有一次，一个同事在DDR3的VTT电源上用了大容量的钽电容，结果高频纹波完全没压住。我建议他换成小容量的MLCC，问题立刻解决了。原因就是钽电容的ESL太大，SRF太低。
超过这个频率，电容就“失效”了。
4.3 电容并联特性
单个电容的阻抗曲线是“V”字形。但多个电容并联后，阻抗曲线会变成“W”形甚至更复杂。
并联的好处很明显：总ESR和总ESL都会降低。但有个坑——反谐振。
什么是反谐振？当两个不同容值的电容并联时，它们的阻抗曲线会在某个频率点交叉。在那个频率附近，两个电容的阻抗相位相反，导致总阻抗突然飙升。这个尖峰就是反谐振。
我曾经在一个FPGA的核电压上去耦，用了10μF和0.1μF并联。仿真一看，反谐振尖峰出现在10MHz左右，阻抗高达2Ω。后来我调整了容值比例，把尖峰压到了0.5Ω以下。
4.4 去耦网络设计步骤
好了，理论讲完了，咱们来点实际的。去耦网络设计，我一般按以下步骤走：
- 确定目标阻抗：Ztarget = Vripple / Itransient。比如1.8V电源，允许3%纹波，瞬态电流2A，那目标阻抗就是27mΩ。
- 分析频段需求：低频段（<1MHz）靠大电容（钽/铝电解），中频段（1-100MHz）靠MLCC，高频段（>100MHz）靠小容值MLCC和PCB寄生电容。
- 选择电容组合：从低频到高频，逐级覆盖。我习惯用10μF、1μF、0.1μF、0.01μF四个数量级，每个数量级放2-4个。
- 仿真验证：用SPICE或PI工具仿真阻抗曲线，检查是否低于目标阻抗。
- 布局优化：电容尽量靠近芯片引脚，过孔要短，回流路径要短。
下面这张图是我常用的去耦网络设计流程，你可以参考一下：
4.5 实战中的几个要点
最后，我再分享几个实战中容易忽略的点：
- 电容的安装电感：电容到芯片的走线、过孔都会引入额外电感。我见过有人把电容放得离芯片很远，结果去耦效果大打折扣。记住：每增加1mm走线，大约增加1nH电感。
- 多个相同容值并联：用4个0.1μF并联，比用1个0.4μF效果好得多。因为并联后ESR和ESL都降低了。
- 不要忽略PCB寄生电容：电源层和地层之间的寄生电容，在高频段（>100MHz）其实是最好的去耦电容。我一般会尽量让电源层靠近地层，增加寄生电容。
嗯，去耦电容网络设计就聊到这里。记住，理论是基础，但实战经验更重要。多仿真、多测试，慢慢你就能找到感觉了。