2. 去耦电容选型

各位工程师朋友，咱们今天聊聊PDN的基础理论。说白了，PDN就是给芯片供电的那条“水管”——从电源模块一直到芯片管脚，中间经过PCB走线、过孔、平面、电容，最后把能量送到芯片肚子里。我做了十几年电源完整性，发现很多问题都出在基础概念没吃透上。今天咱们就把这几个核心概念掰开揉碎了讲清楚。

2.1 目标阻抗——PDN设计的“金标准”

目标阻抗（Target Impedance，简称Z_target）是PDN设计里最核心的指标。它定义了一个频率范围内的最大允许阻抗值。为什么要有这个值？因为芯片工作时电流是动态变化的，如果PDN阻抗太高，电流变化就会在电源轨上产生电压波动，轻则信号抖动，重则逻辑误判。

Z_target = (Vdd × Ripple%) / ΔI

举个例子：一个1.2V核心电压的芯片，允许5%纹波（即60mV），瞬态电流变化10A，那么目标阻抗就是60mV/10A = 6mΩ。嗯，这个值很小，对吧？我刚开始做PDN设计时，看到6mΩ这个数字直接懵了——PCB走线加过孔都不止这个数。后来才明白，目标阻抗不是让你用单一走线实现的，而是靠整个PDN网络协同工作。

2.2 PDN阻抗曲线——读懂你的电源“心电图”

PDN阻抗曲线是衡量电源分配网络性能的“心电图”。横轴是频率（对数坐标），纵轴是阻抗（也是对数坐标）。理想情况下，整条曲线都应该低于目标阻抗线。但现实很骨感——曲线往往像过山车一样起伏。

为什么会这样？因为PDN里有各种寄生参数。电容有ESR和ESL，PCB平面有分布电感，过孔有寄生电感，VRM有输出阻抗。这些寄生参数和电容本身会形成串联谐振和并联谐振，在阻抗曲线上表现为一个个“峰”和“谷”。

从这张图你能看到几个关键特征：

• 低频段（<100kHz）：阻抗主要由VRM决定，通常较低，但VRM响应速度慢，高频时阻抗会上升。
• 中低频段（100kHz~1MHz）：bulk电容（电解电容、钽电容）开始起作用，阻抗曲线出现第一个谐振峰。
• 中高频段（1MHz~100MHz）：MLCC（多层陶瓷电容）主导，这是去耦的主力频段。
• 高频段（>100MHz）：PCB平面电容和芯片封装电容主导，阻抗受平面间距和介质厚度影响。

2.3 PDN各频段特性——谁在什么频段干活？

PDN设计说白了就是“分频段治理”。不同频段由不同元件主导，咱们一个一个看。

我个人的习惯是：先确定芯片的工作频率和瞬态电流需求，然后反推每个频段需要的电容类型和数量。低频段用大电解，中频段用MLCC，高频段靠平面和封装。别想着一个电容包打天下——那是不可能的。

2.4 去耦电容的作用——PDN的“蓄水池”

去耦电容的作用，说白了就是“蓄水池”。芯片需要电流时，电容先放电顶上，等VRM反应过来再补充。电容的等效模型不是理想电容，而是RLC串联电路——有ESR（等效串联电阻）和ESL（等效串联电感）。

Z_cap = ESR + j(2πf × ESL - 1/(2πf × C))

这个谐振频率很关键。举个例子：一个10μF的MLCC，ESL约0.5nH，ESR约5mΩ，谐振频率大约在2.2MHz。在这个频率附近，它的阻抗最低，去耦效果最好。频率再高，ESL开始占主导，阻抗反而上升。

所以选电容不是越大越好。我见过有人给高速芯片旁边放了一堆100μF的MLCC，结果高频性能一塌糊涂——因为大电容的ESL也大，高频时阻抗反而高。正确的做法是：大电容（10μF~100μF）负责中低频，小电容（0.1μF~1μF）负责中高频，再小的（pF级）负责超高频。

2.5 去耦电容的布局策略

布局比选值更重要。我总结了几条经验：

1. 就近放置：电容离芯片管脚越近越好，走线越短越好。理想情况是放在芯片背面或紧邻管脚。
2. 多容值并联：用不同容值的电容并联，可以覆盖更宽的频率范围。比如10μF + 1μF + 0.1μF + 0.01μF，每个电容的谐振频率错开。
3. 注意反谐振：两个不同容值的电容并联时，会在它们谐振频率之间产生一个反谐振峰（阻抗升高）。这个峰如果落在芯片工作频率上，会出问题。
4. 电源平面优先：PCB的电源平面和地平面之间天然形成一个平板电容，虽然容值不大（pF级），但ESL极低，对超高频去耦非常有效。