3. 过孔 stub 谐振频率估算与背钻深度选择

好，咱们接着上回聊。上节课我们把传输线的特性阻抗、传播延时这些基础概念捋了一遍。今天要聊的，是信号完整性里最核心、也最让人头疼的问题——反射。

说白了，反射就是信号在传输过程中，遇到了它“不喜欢”的阻抗变化，然后一部分能量被弹了回来。我刚开始做高速设计那会儿，总觉得这玩意儿是玄学。直到有一次调试一块DDR3板子，眼图惨不忍睹，查了三天，最后发现就是一个走线分支的阻抗没控好，反射把整个波形都干废了。从那以后，我再也不敢小看反射。

想象一下，你推着一辆购物车在光滑的地板上跑，突然前面是一块沙地。购物车的前轮会怎样？会猛地减速，甚至可能被弹回来一点。信号在传输线上遇到阻抗突变，道理一模一样。

信号在传输过程中，每时每刻都在“看”它前方的瞬时阻抗。如果这个阻抗一直等于特性阻抗Z₀，信号就舒舒服服地往前走。但如果前方阻抗变了，比如变成了Z_load，信号就得重新分配能量——一部分继续向前，一部分被反射回来。

这个反射回来的电压幅度，取决于阻抗变化的剧烈程度。我们用反射系数Γ来量化它。

反射系数公式：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

其中：

这个公式很关键，你想想看：

嗯，这里要注意，反射回来的信号会叠加在原来的信号上，导致波形出现过冲、下冲、振铃。我见过一个项目，就因为一个没端接的接收端，信号过冲直接超过了芯片的绝对最大额定值，烧了IO口。所以，反射必须处理。

既然反射的根源是阻抗不匹配，那解决方案就是让源端、传输线、负载端的阻抗尽量一致。这就是阻抗匹配。实际工程中，我们常用的匹配拓扑有四种。我个人习惯根据应用场景来选，没有银弹。

下面这张图，是我自己总结的四种拓扑的核心逻辑，你先看个大概：

这是我最常用的拓扑，简单、省电。做法是在驱动器的输出端串一个电阻Rs，让Rs加上驱动器的输出阻抗R_out，约等于传输线的特性阻抗Z₀。

公式就是：R_out + Rs ≈ Z₀。

串联匹配的原理，是让源端吸收反射回来的信号。信号第一次到达负载端时，因为负载通常是高阻，会反射一个正电压回来。这个反射波回到源端时，被串联电阻和源阻抗吸收掉，不再二次反射。这样，负载端看到的波形就是台阶状的——先到一半电压，等反射回来再升到满电压。

我的经验：串联匹配的电阻要尽量靠近驱动器的输出引脚放置。我见过有人把电阻放在走线中间，结果反射路径变了，效果大打折扣。另外，串联匹配会降低驱动器的驱动能力，不适合驱动多个负载。

并联匹配，是在接收端对地接一个电阻，阻值等于Z₀。这样，信号到达负载端时，看到的阻抗就是Z₀，反射直接被消除。

并联匹配的效果很好，波形干净。但代价是直流功耗——只要信号是高电平，电阻上就一直有电流流过。我记得在一个DDR2项目里，用了并联匹配，整板功耗多了将近1瓦，散热成了问题。

避坑指南：并联匹配电阻的功耗要算清楚。比如3.3V信号，Z₀=50Ω，电阻上的静态电流是3.3V/50Ω=66mA，功耗是3.3V×66mA≈218mW。选电阻时，封装要留够余量，至少用0805以上的封装。

AC匹配，说白了就是在并联匹配的基础上，串一个电容到地。电容的作用是隔断直流，只对交流信号起作用。这样，直流功耗就没了，只有信号跳变时才有电流流过。

AC匹配特别适合高频信号和差分信号。比如LVDS、HDMI这些，接收端内部通常已经做了AC匹配。但要注意，电容的容值要选对——时间常数RC要远大于信号的周期，否则低频分量会被衰减。

AC匹配设计要点：

戴维南匹配，是用两个电阻——一个上拉到电源，一个下拉到地——组成一个分压网络。这两个电阻的并联值等于Z₀。比如Z₀=50Ω，可以用R1=82Ω上拉，R2=120Ω下拉，并联后约等于50Ω。

戴维南匹配的好处是，它同时提供了直流偏置和阻抗匹配。对于总线结构，比如DDR地址线，多个负载挂在一根线上，戴维南匹配能提供一个稳定的参考电压，同时吸收反射。

但代价也很明显——两个电阻一直有电流，功耗比并联匹配还大。我曾经在一个16位DDR总线上用了戴维南匹配，光匹配电阻就吃了2瓦多的功耗，板子局部温度直接飙到70度。

说实话，没有标准答案。我个人的选择逻辑是这样的：

嗯，最后提醒一句：匹配拓扑选好了，还要用仿真验证。我见过太多人凭经验选了个拓扑，结果板子回来波形还是有问题。仿真不贵，流片才贵。这个道理，吃过亏的人都懂。