3、硬件平台认知：NXP i.MX RT系列MCU架构、外设资源、内存与存储布局
NXP i.MX RT系列是跨界MCU的典型代表，它既具备MCU的实时性与易用性，又拥有接近应用处理器的算力与内存带宽。对于TinyML端侧推理而言，理解i.MX RT的架构本质、外设资源以及内存/存储布局，是后续进行模型部署、算子优化与功耗调优的基石。本章将围绕i.MX RT1170/1064等主流型号，从内核架构、总线矩阵、外设资源、内存映射与启动存储五个维度展开，帮助你在硬件层面建立完整的认知地图。
3.1 内核架构与计算能力
i.MX RT系列采用ARM Cortex-M7为核心，部分型号（如RT1170）采用双核架构（M7+M4）。Cortex-M7是ARMv7-M架构中性能最强的内核，具备六级流水线、分支预测和双发射能力。在TinyML场景中，M7的DSP扩展指令（如SMLAD、SMLALD）和单精度FPU是矩阵运算的硬件基础。需要注意的是，M7没有Neon SIMD单元，因此向量化依赖编译器自动生成DSP指令，或使用CMSIS-DSP库进行手工优化。
3.2 外设资源与TinyML数据通路
i.MX RT的外设资源丰富，但TinyML应用最关注的是数据采集与输出通路。摄像头CSI接口可直接连接OV5640等传感器，DMA模块支持32通道的分散/聚集传输，能够在无需CPU干预的情况下将图像数据搬运到内存。FlexIO可模拟各类并行接口，用于连接非标准传感器。对于音频类TinyML应用，SAI接口支持I2S协议，配合DMA可实现低延迟的音频流采集。
| 外设模块 | 关键特性 | TinyML应用场景 |
|---|---|---|
| CSI (摄像头接口) | 支持8/10/16bit并行，最高720p@60fps | 图像分类、目标检测输入 |
| DMA (32通道) | 支持链式描述符，带宽≥3.2GB/s | 传感器数据零拷贝搬运 |
| FlexIO (16x2) | 可编程逻辑阵列，模拟任意时序 | 非标传感器接口适配 |
| SAI (音频) | 支持TDM8/16，全双工 | 关键词唤醒、声音事件检测 |
| ENET (以太网) | 10/100M，支持IEEE 1588 | 边缘节点数据回传 |
3.3 内存映射与存储布局
i.MX RT的内存映射采用统一编址方式，不同存储区域拥有固定的地址范围。理解这张内存地图是进行链接脚本配置和内存优化的前提。RT1170的典型布局如下：
0x0000_0000 - 0x0007_FFFF: ITCM (512KB)
0x2000_0000 - 0x2007_FFFF: DTCM (512KB)
0x2020_0000 - 0x203F_FFFF: OCRAM (2MB)
0x8000_0000 - 0x8FFF_FFFF: 外部SDRAM (最大512MB)
0x6000_0000 - 0x6FFF_FFFF: FlexSPI Flash (XIP映射)在TinyML部署中，建议将频繁访问的中间变量放在DTCM，模型权重放在OCRAM或外部Flash（通过XIP直接执行），而将大块的数据缓冲区放在SDRAM。这种分层策略能最大化利用各存储介质的带宽优势。
3.4 启动流程与存储介质选择
i.MX RT支持多种启动方式，通过BOOT_CFG引脚配置。对于TinyML设备，最常用的是FlexSPI NOR Flash启动（支持XIP）和SD卡启动。启动流程为：ROM加载启动头（4KB）→ 初始化外部存储 → 跳转到应用入口。在开发阶段，推荐使用USB SDP模式，通过工具直接下载程序到OCRAM运行，免去反复烧写Flash的等待。
3.5 实战场景：图像分类模型的内存规划
假设我们要在RT1170上部署一个MobileNetV1模型（输入224x224x3，模型大小约4.3MB）。初始现象是推理帧率仅5FPS，远低于预期的15FPS。通过性能分析发现，瓶颈在权重访问——模型权重存放在外部SDRAM，每次卷积操作都需要通过AXI总线读取，延迟高达30ns。
优化方案：将模型的前三层权重（约200KB）放入DTCM，其余层保留在SDRAM。同时，将激活值缓冲区从OCRAM移到DTCM。修改链接脚本后，帧率提升至12FPS。进一步使用CMSIS-DSP的矩阵乘法函数替代手写循环，帧率最终达到18FPS。整个优化过程中，内存布局调整贡献了60%的性能提升，DSP指令优化贡献了40%。
3.6 常见误区与总结
- 误区一：认为所有内存访问速度相同。实际上TCM、OCRAM、SDRAM的延迟差异可达10倍以上。
- 误区二：忽略DMA与CPU的竞争。当DMA正在搬运数据时，CPU访问同一内存区域会因总线仲裁而变慢。
- 误区三：盲目使用XIP执行代码。对于循环密集的推理代码，XIP会导致取指瓶颈，应拷贝到TCM执行。
- 误区四：未考虑缓存一致性。M7的D-Cache在DMA写入后需要手动失效，否则会读到脏数据。