STM32H7内存架构概览：Flash、SRAM、SDRAM、外部存储器映射及总线矩阵
STM32H7系列作为ST旗下高性能MCU的代表，其内存架构的复杂度远超传统的Cortex-M3/M4产品。理解这一架构不仅是配置Cache属性、解决buffer一致性问题的前提，更是进行高性能嵌入式系统设计的基础。本章将系统梳理STM32H7的存储资源分布、外部存储器映射规则以及总线矩阵的连接关系，帮助您建立起清晰的内存拓扑认知。
2.1 存储资源全景：从Flash到外部存储器的地址布局
STM32H7系列（以H743/H750为例）的存储空间遵循ARM Cortex-M7规定的4GB线性地址空间。与早期M3/M4不同，H7引入了哈佛架构的强化版本——不仅指令总线和数据总线物理分离，还增加了专用的TCM（Tightly Coupled Memory）接口。这意味着CPU访问不同存储区域时，其路径和延迟存在显著差异，直接影响Cache策略的制定。
| 存储区域 | 起始地址 | 大小（典型） | 总线接口 | Cache属性 |
|---|---|---|---|---|
| ITCM Flash | 0x0020_0000 | 128KB~1MB | ITCM总线 | 可配置为Write-through |
| DTCM RAM | 0x2000_0000 | 128KB | DTCM总线 | 不经过Cache |
| AXI Flash | 0x0800_0000 | 1MB~2MB | AXI总线 | 默认Write-back |
| AXI SRAM | 0x2400_0000 | 512KB | AXI总线 | 默认Write-back |
| SRAM1~4 | 0x3000_0000 | 各128KB~512KB | AHB总线 | 可配置 |
| FMC SDRAM | 0xC000_0000 | 最大64MB | FMC控制器 | 需显式配置 |
| FMC NOR/NAND | 0x6000_0000 | 最大256MB | FMC控制器 | 需显式配置 |
从上表可以看出，地址映射并非简单的线性排列。例如，内部Flash同时映射到0x0020_0000（ITCM接口）和0x0800_0000（AXI接口），但两者的访问路径完全不同。ITCM接口直接连接CPU内核，延迟极低（零等待），但容量受限；AXI接口则通过总线矩阵，虽然延迟稍高，但支持DMA等外设访问。这种双映射设计是H7高性能的关键，也是Cache配置时需要特别关注的点。
2.2 总线矩阵：数据流通的十字路口
总线矩阵是STM32H7内部数据交换的核心枢纽。它连接了CPU的AXI主接口、DMA控制器、以太网MAC、USB HS等主设备，以及Flash、SRAM、FMC、APB桥等从设备。理解总线矩阵的拓扑结构，有助于判断多主设备并发访问时的性能瓶颈。
H7的总线矩阵具有以下关键特征：
- 多主多从架构：Cortex-M7的AXI主接口、DMA1/DMA2、MDMA、以太网、USB HS等均可作为主设备发起传输。
- 并行传输能力：不同主设备可以同时访问不同的从设备，例如CPU访问AXI SRAM的同时，DMA1正在搬运FMC SDRAM的数据。
- 仲裁机制：当多个主设备同时访问同一从设备时，总线矩阵按照优先级进行仲裁，默认采用轮询（Round-Robin）或固定优先级策略。
- AHB/APB桥接：低速外设（如GPIO、UART）通过AHB到APB的桥接器连接，桥接器会引入额外的等待周期。
在实际工程中，总线矩阵的配置直接影响Cache策略。例如，如果DMA正在向AXI SRAM写入数据，而CPU同时通过D-Cache读取同一区域，就可能读到脏数据。此时需要将AXI SRAM的Cache属性配置为Write-through，或者使用Cache清理（Clean）和失效（Invalidate）操作。
2.3 外部存储器映射：FMC与QSPI的地址空间
STM32H7通过FMC（Flexible Memory Controller）和QSPI接口扩展外部存储器。FMC支持NOR Flash、NAND Flash、PSRAM和SDRAM，每种存储器类型都有独立的地址区域。SDRAM通常映射在0xC000_0000开始的区域，而NOR Flash映射在0x6000_0000。
外部存储器的Cache配置是本章的重点之一。由于外部存储器的访问延迟远高于内部SRAM，启用Cache可以显著提升性能。但外部设备（如LCD控制器、以太网PHY）可能通过DMA直接访问这些区域，导致一致性问题。典型的解决方案包括：
- 将外部SRAM区域配置为Write-back + Write-allocate，并定期执行Clean操作。
- 对于共享缓冲区，使用非Cacheable（Non-cacheable）属性，牺牲部分性能换取一致性。
- 使用MPU（Memory Protection Unit）为不同外部存储器区域设置独立的Cache策略。
2.4 实战场景：从内存映射角度分析Cache配置需求
假设一个典型的H7项目：使用SDRAM存储音频数据，通过I2S接口播放；同时使用内部AXI SRAM作为网络数据包缓冲区，由以太网DMA读写。我们来分析Cache配置的决策过程。
场景参数：
- SDRAM：32MB，映射在0xC000_0000，音频采样率48kHz，16位立体声。
- AXI SRAM：512KB，映射在0x2400_0000，网络MTU为1500字节。
- CPU主频480MHz，D-Cache大小为32KB，Cache行大小为32字节。
分析过程：
对于SDRAM音频缓冲区，CPU负责将解码后的PCM数据写入SDRAM，I2S DMA负责读取。如果SDRAM配置为Write-back，CPU写入的数据可能暂存在Cache中，而DMA直接读取SDRAM物理地址，导致播放声音断续或杂音。解决方案有两种：一是将SDRAM区域配置为Write-through，确保每次写入立即更新到物理内存；二是保持Write-back，但在每次写入完成后执行SCB_CleanDCache_by_Addr()。考虑到音频数据量大且实时性要求高，推荐使用Write-through，虽然写入性能略有下降，但避免了频繁的Clean操作。
对于AXI SRAM网络缓冲区，以太网DMA接收数据后，CPU需要读取数据包内容。如果DMA写入后CPU立即读取，且Cache中已有旧数据，则CPU会读到过期数据。此时需要在DMA接收完成中断中执行SCB_InvalidateDCache_by_Addr()，使Cache行失效，强制从物理内存重新加载。
| 存储区域 | 访问模式 | Cache策略 | 关键操作 |
|---|---|---|---|
| SDRAM音频 | CPU写，DMA读 | Write-through | 无需额外操作 |
| AXI SRAM网络 | DMA写，CPU读 | Write-back | DMA中断中Invalidate |
| 内部Flash代码 | CPU取指 | Write-back（I-Cache） | 无需操作 |
结果对比：采用上述配置后，音频播放连续无杂音，网络吞吐量达到理论值的95%以上。如果错误地将SDRAM配置为Write-back且不执行Clean，音频会出现周期性爆音；如果AXI SRAM不执行Invalidate，网络丢包率会超过10%。
2.5 常见误区与设计建议
在理解H7内存架构时，开发者常陷入以下误区：
- 误区一：所有SRAM都经过Cache。实际上，DTCM RAM不经过Cache，访问延迟固定为0等待，适合存放栈和关键变量。
- 误区二：外部存储器性能一定差。通过FMC的SDRAM在配置正确时，可以达到与内部SRAM相近的带宽，关键在于Cache策略和总线优先级设置。
- 误区三：MPU只是用于保护。MPU的另一个重要功能是设置内存区域的Cache属性，这是H7配置中不可或缺的工具。
- 误区四：忽略总线矩阵的并发冲突。当DMA和CPU同时高频访问同一从设备时，仲裁延迟会导致性能下降，应尽量分散访问目标。
设计建议：在项目初期，先绘制一张内存使用地图，标注每个区域的访问主设备、访问模式（读/写）、实时性要求，然后据此确定Cache策略。对于不确定的区域，优先使用Write-through，确保功能正确后再优化为Write-back。