STM32H7内存架构基础：Cortex-M7内核、总线矩阵、SRAM分区、Flash接口、AXI与AHB总线对Cache的影响
在深入探讨DCache与ICache的配置策略之前，必须先理解STM32H7的内存架构。Cortex-M7内核是首款引入六级流水线、分支预测以及可选L1 Cache的ARM Cortex-M内核，其性能发挥高度依赖于外部存储系统的配合。STM32H7系列（如H743、H750、H723等）采用了双总线架构——AXI（高级可扩展接口）与AHB（高级高性能总线）交织的复杂矩阵，配合多块物理独立的SRAM和带缓存加速的Flash接口，构成了一个对Cache行为极为敏感的系统。本章将拆解这一架构，厘清数据流路径，为后续章节的Cache配置提供硬件层面的认知基础。
上图展示了STM32H7内存架构的核心数据流。Cortex-M7内核通过两条独立路径访问存储：一条是紧耦合的ITCM/DTCM（零等待），另一条是经过AXI总线矩阵的通用路径。AXI总线矩阵是CPU访问Flash和外部存储的主干道，而AHB总线矩阵则负责连接大部分外设和部分SRAM。理解这条路径上的每一个节点——尤其是Flash接口的预取机制和SRAM的物理分区——是分析Cache命中率与性能瓶颈的前提。
2.1 Cortex-M7内核的存储接口与Cache层级
Cortex-M7内核与早期Cortex-M4/M3的最大区别在于其存储系统架构。它提供了两个独立的64位AHB接口（AXIM和AHBP）以及两个紧耦合存储器接口（ITCM和DTCM）。其中，AXIM接口是CPU访问外部存储（如Flash、外部RAM）的主要通道，它连接着L1 I-Cache和D-Cache。而AHBP接口则用于访问那些不需要缓存的外设寄存器区域，以避免外设状态被错误缓存。
从Cache配置的角度看，I-Cache和D-Cache都位于AXIM接口之后，这意味着所有经过AXI总线的指令和数据访问都会先经过Cache过滤。这种设计使得Cache能够有效屏蔽Flash的等待周期和AXI总线的仲裁延迟。然而，这也带来了一个关键问题：如果配置不当，Cache未命中时的惩罚时间将直接叠加在AXI总线的访问延迟上，导致性能急剧下降。
2.2 总线矩阵：AXI与AHB的分工与仲裁
STM32H7的总线矩阵是一个多主多从的交叉开关网络。AXI总线矩阵连接了CPU的AXIM接口、DMA控制器、以太网MAC等高性能主设备，以及Flash接口、SRAM1/2、AHB桥等从设备。AHB总线矩阵则连接了CPU的AHBP接口、DMA2D等，以及SRAM3/4、APB外设桥等。
这种双矩阵架构对Cache的影响体现在两个方面：
- AXI矩阵的乱序完成能力：AXI协议允许事务乱序完成，这意味着CPU发起的多个Cache行填充请求可以并行处理，提高了Flash的利用率。但这也增加了总线仲裁的复杂度，当多个主设备（如CPU和DMA）同时访问同一从设备时，仲裁延迟会增大。
- AHB矩阵的固定优先级：AHB总线通常采用固定优先级仲裁，CPU的AHBP接口优先级最高。这保证了外设访问的实时性，但外设与CPU之间的SRAM共享访问可能产生竞争，影响D-Cache的写回效率。
| 总线类型 | 连接主设备 | 连接从设备 | 对Cache的影响 |
|---|---|---|---|
| AXI (64-bit) | CPU AXIM, DMA1/2, MDMA, LCD | Flash, SRAM1/2, AHB桥 | Cache行填充路径，乱序完成提升带宽，但仲裁延迟影响未命中惩罚 |
| AHB (32-bit) | CPU AHBP, DMA2D | SRAM3/4, APB桥, 外设寄存器 | 外设访问路径，不经过Cache，避免外设状态被缓存 |
| ITCM/DTCM | CPU 紧耦合接口 | 内部SRAM (128KB+128KB) | 零等待访问，不经过Cache，适合实时数据与关键代码 |
2.3 SRAM分区策略与Cache的相互作用
STM32H7的SRAM被物理划分为多个独立区块，每个区块可以独立被总线矩阵访问。这种物理隔离对Cache性能有显著影响：
- SRAM1和SRAM2：位于AXI总线矩阵上，可以被CPU的D-Cache缓存。适合存放需要频繁读写且对延迟不敏感的数据，如神经网络权重、中间计算结果。
- SRAM3：位于AHB总线矩阵上，同样可以被D-Cache缓存，但访问路径经过AHB桥，延迟略高于SRAM1/2。
- SRAM4：通常用于DMA缓冲区和低功耗模式下的数据保持，其访问路径与SRAM1/2不同，且部分型号的SRAM4不支持D-Cache缓存（需查阅参考手册）。
- DTCM：零等待访问，但容量有限（128KB），且不经过Cache。适合存放实时性要求极高的数据，如中断栈、关键控制块。
2.4 Flash接口的预取与等待周期
STM32H7的Flash接口集成了一个128位宽的预取缓冲区和两个专用的Cache（指令Cache和数据Cache，即ART加速器）。Flash本身的访问速度远低于CPU主频，因此需要插入等待周期（等待周期数随主频升高而增加，例如480MHz时需7个等待周期）。
Flash接口的预取机制对I-Cache的影响尤为关键：
- 顺序预取：当CPU访问Flash地址A时，Flash接口会预取A+1、A+2等连续地址的指令到预取缓冲区。如果代码是顺序执行的，I-Cache未命中时可以直接从预取缓冲区获取，减少等待。
- 分支预测与预取失效：当代码出现跳转（如函数调用、循环跳转）时，预取缓冲区中的指令可能无效，导致I-Cache未命中时必须从Flash重新读取，等待周期数直接叠加。
- 数据访问与指令访问的竞争：Flash接口的指令Cache和数据Cache是独立的，但共享同一个Flash存储阵列。当D-Cache未命中需要从Flash读取数据时，会与I-Cache的预取产生竞争，增加访问延迟。
2.5 案例拆解：AXI总线竞争导致的D-Cache性能下降
假设一个图像分类任务，输入图像为224x224x3，存储在SRAM1中。CPU通过D-Cache读取图像数据，同时DMA正在将上一帧的推理结果从SRAM2搬运到外部SDRAM。
初始现象：推理帧率从预期的30FPS下降到22FPS，且D-Cache命中率统计显示仅为78%（正常应高于90%）。
分析过程：通过STM32CubeMonitor的AXI总线负载监控发现，DMA搬运操作占用了AXI总线约40%的带宽。由于DMA的优先级高于CPU的AXIM接口（在默认配置下），CPU的D-Cache未命中时发起的Cache行填充请求需要等待DMA事务完成，导致未命中惩罚从预期的7个周期增加到约20个周期。
实际操作步骤：
- 将DMA的优先级从高改为中，确保CPU的AXIM接口优先访问SRAM1。
- 将DMA搬运的数据源从SRAM2改为SRAM3（位于AHB总线矩阵），避免与CPU的AXI路径竞争。
- 在DMA搬运期间，暂时禁用D-Cache对SRAM2区域的缓存（通过MPU配置），减少Cache维护开销。
结果对比：调整后，D-Cache命中率回升至92%，帧率恢复到29FPS。AXI总线竞争时间减少了约35%。
复盘经验：在混合DMA与CPU密集访问的场景中，必须考虑总线矩阵的仲裁策略。通过合理分配SRAM分区和调整DMA优先级，可以有效降低Cache未命中惩罚，提升整体推理性能。
2.6 常见误区与总结
- 误区一：认为所有SRAM都支持D-Cache缓存。实际上，部分型号的SRAM4和备份SRAM不支持D-Cache，访问这些区域会导致Cache失效，性能下降。
- 误区二：忽略Flash预取缓冲区的分支失效。对于包含大量条件跳转的代码，预取缓冲区命中率低，I-Cache未命中惩罚显著增加。
- 误区三：将外设寄存器映射到可缓存区域。外设寄存器必须配置为不可缓存（通过MPU），否则D-Cache会缓存外设状态，导致数据不一致。
- 误区四：过度依赖DTCM而忽略其容量限制。DTCM虽然零等待，但容量有限，且不经过Cache，不适合存放大型数据集。