4、STM32H7 AXI互连矩阵：主从设备映射、总线仲裁、优先级与带宽分配机制
STM32H7系列（特别是双核型号如H743/H745/H750）之所以能在嵌入式AI推理、高速数据采集和高实时控制场景中表现出色，其核心秘密之一就是内部采用了AXI（Advanced eXtensible Interface）互连矩阵。与传统的AHB/APB总线桥接结构不同，AXI互连矩阵允许多个主设备（Master）同时发起事务，并通过硬件交叉开关（Crossbar Switch）实现并行通路。本章将深入拆解该矩阵的主从映射关系、仲裁策略、优先级配置以及带宽分配的实际计算方法，帮助你在设计AI推理数据搬运链路时，从总线层面消除瓶颈。
4.1 核心原理：AXI互连矩阵的并行通路与主从映射
STM32H7的AXI互连矩阵本质上是一个多主多从的交叉开关网络。与传统的单总线（如AHB）在同一时刻只能有一个主设备占用总线不同，AXI矩阵允许多个主设备同时访问不同的从设备，只要目标从设备不冲突，事务就可以并行执行。例如，Cortex-M7内核正在从Flash取指，同时DMA2可以将ADC采样数据写入AXI SRAM，而LTDC控制器正在从SDRAM读取显示帧缓冲——这三条通路在物理上互不干扰。
主从映射关系决定了哪些主设备可以访问哪些从设备。在H743中，主要映射如下：
| 主设备 | 可访问从设备 | 典型用途 |
|---|---|---|
| Cortex-M7 (AXI主端口) | AXI SRAM (D1域)、Flash、FMC、QSPI、D2域SRAM | 指令取指、数据读写、外部存储器映射 |
| Cortex-M4 (AXI主端口) | D2域SRAM、AHB外设、部分D1域资源 | 实时控制、通信协议处理 |
| DMA1/DMA2 | 所有SRAM、外设数据寄存器 | 外设数据搬运、内存到内存传输 |
| MDMA | 全部存储区域（包括D1/D2/D3域） | 大块数据搬运、AI权重预加载 |
| LTDC | 外部SDRAM、D2域SRAM | 显示帧缓冲读取 |
| Ethernet/USB HS | D2域SRAM（专用收发缓冲区） | 网络数据包收发 |
这种映射关系并非固定不变，部分从设备（如D2域SRAM）可以通过AXI总线桥（Bus Bridge）被多个主设备访问，但桥接会引入额外的延迟周期。理解映射关系是进行带宽规划的第一步——如果两个高带宽主设备（如LTDC和MDMA）同时访问同一个从设备端口，就会产生仲裁竞争。
4.2 总线仲裁机制：优先级、轮询与QoS权重
当多个主设备同时请求访问同一个从设备端口时，AXI互连矩阵的仲裁器需要决定谁先获得总线控制权。STM32H7的仲裁策略支持三种模式：
- 固定优先级（Fixed Priority）：每个主设备有一个可编程的优先级值（0-15），数值越大优先级越高。高优先级主设备总是先获得总线，适合对延迟敏感的任务（如以太网收发）。
- 轮询模式（Round-Robin）：所有主设备轮流获得总线访问权，保证公平性。适合多个DMA通道同时搬运数据，避免某个通道饿死。
- 混合模式（QoS Weighted）：结合优先级和权重，高优先级主设备可以获得更多带宽份额，但低优先级设备也不会完全被阻塞。这是AI推理场景中最推荐的模式。
仲裁粒度是突发传输（Burst）级别，而非单个数据字。这意味着一旦仲裁器授权某个主设备，该主设备可以连续传输最多16个数据字（对于32位总线，即64字节），然后才释放总线。这种设计减少了频繁切换的开销，但也意味着高优先级主设备可能长时间占用总线。
AXI_QUAEx寄存器组。每个从设备端口对应一组寄存器，可以独立设置每个主设备的优先级和QoS权重。例如，AXI_QUAE0控制端口0（AXI SRAM）的仲裁参数。
4.3 带宽分配计算：从理论峰值到实际可用
带宽分配是AI推理数据搬运优化的核心。STM32H7的AXI总线时钟最高为168MHz（H743），数据总线宽度为32位，因此理论峰值带宽为：
带宽 = 168 MHz × 4 Bytes = 672 MB/s（单通路）但实际可用带宽远低于此值，主要损耗因素包括：
- 仲裁开销：每次总线切换需要1-2个时钟周期的额外延迟。
- 从设备响应延迟：Flash需要等待周期（通常2-3个周期），SDRAM需要刷新和行激活。
- 突发传输效率：如果数据不是连续地址，突发传输会被打断，降低效率。
- 多主竞争：当多个主设备争抢同一从设备端口时，实际带宽按比例分配。
实际工程中，AXI SRAM的持续读写带宽约为400-500 MB/s，Flash的持续读取带宽约为150-200 MB/s（受限于Flash接口速度），外部SDRAM的带宽取决于时序配置，通常为200-300 MB/s。
| 从设备 | 理论峰值 | 实际持续带宽 | 典型延迟 |
|---|---|---|---|
| AXI SRAM (D1域) | 672 MB/s | 400-500 MB/s | 1-2周期 |
| 内部Flash | 672 MB/s | 150-200 MB/s | 2-3周期 |
| 外部SDRAM | 取决于时序 | 200-300 MB/s | 10-20周期 |
| QSPI Flash | 取决于时钟 | 50-100 MB/s | 较高 |
4.4 案例拆解：AI推理中的权重预加载与数据搬运优化
假设你正在H743上部署一个轻量级CNN模型，模型权重为512KB，输入图像为320×240×3（约230KB），输出特征图约50KB。推理过程中，CPU需要频繁访问权重和中间特征图。
初始方案（低效）：将权重存储在Flash中，每次推理时CPU直接从Flash读取权重进行计算。这会导致CPU频繁等待Flash的读取延迟，且Flash带宽只有150-200 MB/s，成为瓶颈。
优化方案：
- 启动时预加载：使用MDMA在系统初始化时将512KB权重从Flash搬运到AXI SRAM（D1域）。MDMA支持8字节突发传输，搬运512KB数据约需1.5ms（按400MB/s计算）。
- 输入数据缓冲：将输入图像放在D2域SRAM，由DMA2在推理前从摄像头接口（DCMI）搬运到D2域SRAM。
- 并行通路利用：CPU（M7）从AXI SRAM读取权重，同时DMA2将下一帧输入数据写入D2域SRAM，两条通路互不干扰。
- 输出回写：推理完成后，CPU将结果写入D2域SRAM，再由DMA2搬运到显示缓冲区或通信接口。
结果对比：优化前，单次推理的数据读取时间约为512KB / 150MB/s ≈ 3.4ms；优化后，权重读取时间降至512KB / 400MB/s ≈ 1.3ms，且输入数据的搬运完全由DMA并行完成，CPU无需等待。整体推理时间缩短约40%。
4.5 常见误区与总结复盘
误区一：认为所有主设备都能同时访问所有从设备。实际上，部分从设备端口只有特定主设备可以访问。例如，LTDC只能访问D2域SRAM和外部SDRAM，不能直接访问AXI SRAM。设计数据流时必须查阅参考手册的互连矩阵映射表。
误区二：忽略仲裁优先级对实时性的影响。如果以太网和AI推理的MDMA同时争抢D2域SRAM端口，且以太网优先级较低，可能导致网络丢包。建议将实时性要求高的主设备（如以太网、USB）设置为高优先级，而将批量数据搬运（如MDMA）设置为中等优先级。
误区三：盲目追求高突发长度。虽然突发传输可以提高效率，但过长的突发会长时间占用总线，导致其他主设备延迟增大。对于AI推理场景，建议将MDMA的突发长度设置为8-16字节，平衡效率与公平性。
总结复盘：AXI互连矩阵是STM32H7高性能的基石，但只有深入理解其主从映射、仲裁机制和带宽特性，才能真正发挥其潜力。在AI推理项目中，建议遵循以下设计原则：
- 将频繁访问的数据（权重、中间特征图）放在AXI SRAM，利用其高带宽和低延迟。
- 使用MDMA进行大块数据搬运，避免CPU参与数据拷贝。
- 合理配置仲裁优先级，确保实时任务不被批量任务阻塞。
- 通过并行通路设计，让CPU、DMA和显示控制器各走各的通道，最大化系统吞吐量。