2、STM32H7内存架构概览：Flash、SRAM、SDRAM、外部存储的层次与访问路径
STM32H7系列（特别是双核H745/H747及单核H743/750等）之所以在AI推理和高速数据采集场景中备受青睐，其根本原因在于它拥有一个极为复杂且高性能的多层存储系统。与传统的Cortex-M4/M7单总线架构不同，H7引入了AXI总线矩阵和多块独立SRAM，使得CPU、DMA、以太网MAC、摄像头接口等主设备可以并行访问不同存储区域，从而大幅提升有效带宽。理解Flash、SRAM、SDRAM与外部存储的层次关系、物理地址映射以及访问路径，是进行数据搬运优化（如将权重从Flash搬运到RAM、将输入图像从SDRAM搬运到SRAM）的前提。本章将系统梳理H7的内存拓扑，并重点剖析各存储介质的性能差异与访问瓶颈。
2.1 存储层次的核心原理：从TCM到外部存储的延迟阶梯
STM32H7的存储系统设计遵循“容量越大、速度越慢、访问路径越长”的基本原则。从CPU核心视角看，最快的存储是紧耦合存储器（TCM），它们直接连接到Cortex-M7内核，没有任何总线仲裁延迟，工作频率与CPU核心相同（通常为480MHz或550MHz）。ITCM用于指令抓取，DTCM用于数据读写，两者均为128KB，零等待周期。但TCM的代价是只能被M7内核访问，DMA和其他总线主设备无法直接读写TCM，这限制了其在数据搬运场景中的使用。
其次是AXI SRAM，它位于0x2400 0000地址段，容量最大可达512KB（H743/H750为512KB，H745双核版为512KB共享）。AXI SRAM通过64位AXI总线连接到总线矩阵，支持M7、M4（双核版）、DMA、以太网MAC、USB HS等主设备并行访问。由于AXI总线支持多通道并发，AXI SRAM在AI推理中扮演着“主战场”的角色——权重、中间特征图、输入输出缓冲区通常都放置在此区域。其访问延迟约为2-3个周期，但通过AXI总线矩阵的并行特性，可以实现多主设备同时读写不同地址段，有效带宽远高于单端口SRAM。
AHB SRAM（SRAM1~4，共288KB）位于0x3000 0000地址段，通过AHB总线连接。它的访问速度略低于AXI SRAM，但支持“位带”操作和写缓存。在H7系列中，AHB SRAM通常用于存放通信协议栈缓冲区、USB FIFO或作为DMA的中转站。值得注意的是，AHB SRAM的某些块（如SRAM4）支持DMA直接访问，但带宽受限于32位AHB总线宽度。
片上Flash（2MB，0x0800 0000）虽然容量大，但读取速度受限于Flash接口。H7的Flash控制器采用128位宽读取，配合指令预取缓存（Prefetch）和指令缓存（I-Cache），在顺序执行代码时可以达到接近零等待的效果。然而，对于数据读取（如从Flash加载AI权重），每次访问需要等待周期（通常为2-3个周期），且无法通过DMA直接读取Flash数据到SRAM——必须由CPU执行加载指令或使用MDMA（主DMA）通过总线矩阵间接搬运。外部SDRAM（0xC000 0000）通过FMC控制器连接，带宽取决于SDRAM芯片的时钟频率（通常为100-167MHz）和数据总线宽度（16位或32位）。虽然SDRAM容量可达64MB以上，但其随机访问延迟高达数十个周期，顺序读取带宽也远低于内部SRAM。
| 存储介质 | 地址范围 | 容量 | 总线宽度 | 访问延迟 | DMA支持 | 典型用途 |
|---|---|---|---|---|---|---|
| ITCM | 0x0000 0000 | 128KB | 128位 | 0等待 | 不支持 | 关键代码/中断服务程序 |
| DTCM | 0x2000 0000 | 128KB | 64位 | 0等待 | 不支持 | 栈、关键变量 |
| AXI SRAM | 0x2400 0000 | 512KB | 64位 | 2-3周期 | 支持 | AI权重、特征图、DMA缓冲区 |
| AHB SRAM | 0x3000 0000 | 288KB | 32位 | 3-5周期 | 支持 | 通信缓冲区、协议栈 |
| 片上Flash | 0x0800 0000 | 2MB | 128位 | 2-3周期(数据) | 不支持直接 | 代码存储、只读权重 |
| 外部SDRAM | 0xC000 0000 | 8-64MB | 16/32位 | 20-50周期 | 支持 | 大容量图像帧、数据集 |
| 外部NOR Flash | 0x9000 0000 | 1-64MB | 1/2/4位 | 取决于时钟 | 支持 | 代码XIP、大容量权重存储 |
2.2 判断与选择：如何根据数据特性规划存储位置
在实际的AI推理工程中，存储规划的核心原则是“将频繁访问的数据放在高速存储中，将大容量冷数据放在低速存储中”。具体操作流程如下：
- 识别数据访问频率：通过性能分析工具（如STM32CubeMonitor或IAR的代码覆盖率工具）统计各数据段的访问次数。例如，卷积核权重在每层推理时被反复读取，属于高频数据；而输入图像仅在预处理阶段读取一次，属于低频数据。
- 评估数据生命周期：临时缓冲区（如中间特征图）生命周期短，应放在AXI SRAM中以便快速分配和释放；持久化数据（如训练好的模型参数）生命周期长，可放在外部Flash或SDRAM中。
- 考虑DMA可达性：如果数据需要通过DMA搬运（例如从SDRAM加载图像到SRAM），则源地址和目标地址都必须位于DMA可访问的存储区域。TCM不可用，AHB SRAM和AXI SRAM均可，但AXI SRAM的64位带宽更适合大数据块搬运。
- 利用缓存机制：对于从外部Flash或SDRAM读取的数据，可以启用M7的D-Cache（数据缓存）来减少重复访问的延迟。但需要注意缓存一致性——如果DMA也在写同一地址，必须执行缓存清理（Clean）和失效（Invalidate）操作。
2.3 案例拆解：基于H743的实时物体检测数据流优化
假设我们使用STM32H743（480MHz）运行一个YOLO-Tiny风格的检测模型，输入为320×320×3的RGB图像，模型权重约1.8MB。初始方案将所有数据放在外部SDRAM，结果推理帧率仅为8FPS，远低于预期的15FPS。通过分析，发现瓶颈在于CPU从SDRAM读取权重和特征图时，每次访问需要等待约30个周期，导致CPU流水线频繁停顿。
优化过程如下：
- 第一步：内存重映射。将模型权重（1.8MB）拆分为两部分：前10层权重（约1.2MB）放入AXI SRAM（512KB不够，但结合AHB SRAM的288KB，共800KB，仍不足）。因此，将权重压缩为INT8量化格式，体积缩小至450KB，全部放入AXI SRAM。
- 第二步：输入图像处理。摄像头通过DCMI接口将图像直接DMA传输到AXI SRAM的固定缓冲区（地址0x24040000），避免CPU参与搬运。
- 第三步：中间特征图管理。每层卷积的输出特征图（最大为160×160×32，约800KB）无法全部放入SRAM，采用“双缓冲”策略：当前层输出写入AXI SRAM，下一层输入从同一区域读取，通过MDMA在层间切换时预取下一层权重。
- 第四步：SDRAM仅存储原始图像帧。将SDRAM仅用于存放摄像头采集的原始帧（320×320×3，约300KB），在预处理时通过DMA搬运到SRAM。
优化后，推理帧率提升至14FPS，接近目标。关键收益来自权重量化后完全驻留SRAM，以及DMA并行搬运消除了CPU等待。风险是INT8量化可能带来1-2%的精度损失，但通过校准数据集补偿后，mAP下降小于0.5%。
2.4 常见误区与总结复盘
在H7内存架构的使用中，工程师常犯以下错误：
- 误区一：将所有变量都放在DTCM。DTCM虽然零等待，但容量仅128KB，且DMA无法访问。如果AI推理的中间缓冲区放在DTCM，DMA就无法直接填充数据，必须CPU手动拷贝，反而降低效率。
- 误区二：忽视Flash的数据读取延迟。很多人认为代码在Flash中运行很快，就误以为数据读取也快。实际上，Flash的数据读取需要经过AHB总线，且每次访问有等待周期。对于大量权重读取，应使用DMA+SRAM方案，而非直接从Flash读取。
- 误区三：SDRAM的带宽被高估。虽然SDRAM理论带宽可达数百MB/s，但实际随机访问效率极低。在AI推理中，如果权重存储在SDRAM，每次卷积的权重读取都是随机访问，实际带宽可能只有理论值的1/10。
- 误区四：忽略总线矩阵的仲裁冲突。当CPU和DMA同时访问同一SRAM块时，总线矩阵会插入等待周期。解决方法是使用不同的SRAM块（如CPU访问AXI SRAM的Bank0，DMA访问Bank1），或利用H7的“双Bank”特性。