课程导入：学习目标、目标学员、课程结构、实战项目总览
欢迎来到《Edge AI传感器异常检测延迟预算优化实战》的第一章。在正式开始技术细节之前，我们需要先建立全局视野。边缘人工智能（Edge AI）与云端AI最大的区别在于资源约束——尤其是时间约束。传感器数据从采集到产生决策，必须在毫秒级甚至微秒级内完成，而这一时间窗口的分配与优化，就是本课程的核心命题。本章将帮助你明确学习方向、确认自身定位、理解课程推进逻辑，并预览贯穿全课程的实战项目全貌。
1.1 学习目标：从“能跑”到“跑得稳、跑得快”
本课程的学习目标不是简单地教会你部署一个AI模型到嵌入式设备上，而是帮助你建立一套系统化的延迟预算优化方法论。在Edge AI场景中，传感器异常检测的延迟直接决定了系统的实用价值——一个需要200ms才能响应的安全监控系统，在高速运转的工业场景中可能毫无意义。因此，我们将围绕“延迟”这一核心指标，从硬件、算法、系统软件三个维度展开深度优化。
1.2 目标学员：谁应该学习这门课程？
本课程面向具备一定嵌入式开发或AI基础的技术人员。如果你正在从事以下工作，本课程将为你提供直接帮助：
- 嵌入式软件工程师：希望将AI能力集成到现有MCU/DSP平台，但受限于实时性要求。
- AI算法工程师：需要理解模型在边缘设备上的实际运行效率，而不仅仅是追求精度指标。
- 物联网系统架构师：正在设计端-边-云协同架构，需要合理分配各层级的计算任务与延迟预算。
- 边缘计算平台开发者：需要针对特定硬件优化推理引擎，提升整体吞吐量。
建议学员具备C/C++编程基础，了解基本的数字信号处理概念，并对机器学习分类任务有初步认识。课程中的实战项目将使用开源的TensorFlow Lite Micro框架和STM32系列MCU作为参考平台，但方法论同样适用于其他硬件和推理框架。
1.3 课程结构：四阶段递进式学习路径
整个课程分为四个阶段，每个阶段解决一个核心问题。这种设计遵循“认知-方法-实践-升华”的学习规律，确保学员能够循序渐进地掌握延迟预算优化的完整知识体系。
| 阶段 | 模块名称 | 核心内容 | 对应章节 |
|---|---|---|---|
| 基础篇 | 延迟预算概念与测量 | 延迟来源分析、时间戳同步、性能计数器使用 | 第1-5章 |
| 方法篇 | 优化技术栈 | 模型量化、剪枝、知识蒸馏、硬件加速指令 | 第6-15章 |
| 实战篇 | 项目落地 | 完整异常检测系统实现、调试与验证 | 第16-25章 |
| 进阶篇 | 系统级调优 | 多传感器融合、动态电压频率调整、边缘-云端协同 | 第26-30章 |
每个阶段都包含理论讲解、代码示例和实验任务。特别地，在方法篇中，我们将深入探讨量化感知训练（QAT）和训练后量化（PTQ）对延迟的影响差异，这是很多工程师容易忽略的关键点。
学习建议：不要跳过基础篇直接进入实战篇。延迟预算优化是一个系统性工程，如果对延迟的测量方法理解不深，后续的优化工作将缺乏可靠的量化依据。建议在完成每章学习后，花30分钟时间在真实硬件上复现实验。
1.4 实战项目总览：工业振动传感器异常检测系统
贯穿全课程的实战项目是一个面向工业旋转机械的振动异常检测系统。我们选择这个场景是因为它具备Edge AI延迟优化的典型特征：
- 实时性要求高：设备故障需要在数毫秒内被捕获，以避免连锁损坏。
- 数据量大：三轴加速度计以2kHz采样率输出数据，每秒产生约48KB原始数据。
- 计算资源受限：目标平台为Cortex-M7内核MCU，主频400MHz，RAM仅512KB。
- 功耗敏感：设备采用电池供电，要求平均功耗低于500mW。
项目的初始技术指标如下：
端到端延迟预算：≤ 30ms（从传感器采样到异常报警输出）
分解如下：
- 传感器读取与DMA传输：≤ 5ms
- 信号预处理（滤波+特征提取）：≤ 5ms
- 神经网络推理（二分类）：≤ 15ms
- 决策逻辑与报警输出：≤ 5ms
检测性能要求：
- 异常检测准确率 ≥ 95%
- 误报率 ≤ 2次/小时在课程推进过程中，我们将逐步优化这个系统。初始版本可能只能达到80ms的端到端延迟，但通过以下优化手段，最终将满足30ms的预算要求：
- 数据通路优化：使用DMA双缓冲技术，将传感器数据搬运时间从8ms降至3ms。
- 模型轻量化：将原始的全连接网络（参数量120K）替换为深度可分离卷积网络（参数量38K），推理时间从25ms降至12ms。
- 算子融合：将批归一化层融合到卷积层中，减少一次内存遍历。
- 汇编级优化：针对Cortex-M7的SIMD指令重写关键循环。
1.5 常见误区与学习提醒
在开始正式学习之前，有必要澄清几个常见的认知误区，这些误区可能会影响你对延迟优化方法的理解：
误区一：延迟优化就是模型压缩。实际上，模型压缩只是延迟优化的一部分。数据采集、内存拷贝、调度开销往往占据端到端延迟的40%以上。一个只关注模型推理时间而忽略数据通路的优化方案，很难达到整体延迟预算。
误区二：延迟越低越好。延迟优化需要与功耗、成本、精度进行权衡。例如，将MCU主频从400MHz提升到600MHz可以降低推理延迟，但功耗会从300mW上升到550mW，超出电池供电的预算。合理的做法是找到满足延迟预算的最低功耗配置。
学习心态建议：延迟预算优化是一个反复迭代的过程。不要期望一次设计就能达到所有指标。建议在课程学习中养成记录优化日志的习惯，每次修改都记录延迟、功耗、精度的变化，这将帮助你建立直觉，快速定位瓶颈。
最后，关于课程中的代码示例和实验环境，我们统一使用以下配置：开发板为STM32H743（Cortex-M7 @ 480MHz），传感器为ADXL357三轴加速度计（SPI接口，最高采样率4kHz），开发环境为STM32CubeIDE + TensorFlow Lite Micro 2.12。所有实验代码均提供标准C语言实现，方便移植到其他平台。