3、Cache基础原理：理解Cache的工作机制、命中/未命中、缓存一致性及在MCU中的重要性
在STM32H7系列高性能MCU中，CPU主频最高可达480MHz（部分型号550MHz），而片内Flash的访问延迟通常在2~3个等待周期（甚至更高），片外SDRAM的访问延迟更是高达数十个周期。如果CPU每次取指和数据访问都直接面对这些慢速存储，流水线将频繁停顿，实际性能可能连标称主频的30%都达不到。Cache（高速缓存）正是为解决这一矛盾而生的硬件机制——它在CPU与主存储之间建立一层容量小但速度极快的SRAM缓冲，将近期访问过的指令和数据暂存其中，从而大幅降低平均访存延迟。本章将深入剖析Cache的工作机制、命中/未命中行为、缓存一致性问题，以及这些原理在STM32H7 TinyML优化中的具体影响。
3.1 Cache的核心工作机制：从一次内存访问说起
Cache的本质是一个硬件管理的哈希表——它将主存地址映射到Cache行（Cache Line）中。STM32H7的Cortex-M7内核采用哈佛架构，拥有独立的I-Cache（指令缓存）和D-Cache（数据缓存），各32KB，行大小均为32字节。当CPU发起一次内存访问时，硬件自动完成以下步骤：
- 地址分解：将32位物理地址拆分为Tag（标签）、Index（索引）和Offset（偏移）三个字段。Index用于定位Cache行组，Tag用于比对是否命中，Offset用于在32字节行内选择具体字节。
- 标签比较：硬件并行比较当前访问地址的Tag与Cache行中存储的Tag。若相等且有效位为1，则命中（Hit），数据直接返回CPU，通常仅需1~2个CPU周期。
- 未命中处理：若Tag不匹配或有效位为0，则未命中（Miss）。此时Cache控制器向总线矩阵发起主存读取请求，将整个32字节行加载到Cache中，同时将请求的数据返回CPU。这个过程称为"行填充"（Line Fill），在STM32H7上访问Flash时通常需要20~50个周期。
- 替换策略：当Cache行已满且需要加载新行时，硬件根据替换策略（STM32H7支持LRU、随机、轮转三种，默认LRU）选择被替换的行。LRU（最近最少使用）对TinyML的循环访问模式最为友好。
对于写操作，STM32H7的D-Cache支持两种策略：Write-back（回写）和Write-through（直写）。回写模式下，CPU写数据只更新Cache行，并标记为"Dirty"（脏），直到该行被替换时才写回主存，这能显著减少总线写流量；直写模式下，每次写操作同时更新Cache和主存，一致性更好但性能较低。TinyML推理中，权重和中间激活值通常只读或频繁读，回写模式能获得更好的性能。
关键参数速查（STM32H743为例）：I-Cache 32KB，D-Cache 32KB，行大小32B，4路组相联，支持LRU/随机/轮转替换，D-Cache支持Write-back/Write-through，可通过SCB->ICIALLU和SCB->DCACHE寄存器进行维护操作。
3.2 命中与未命中：性能差异的量化分析
理解命中/未命中的性能差异，是优化TinyML推理延迟的基础。下表对比了STM32H7上不同存储访问的典型延迟：
| 存储类型 | 访问延迟（周期） | 带宽（字节/周期） | Cache命中后延迟 |
|---|---|---|---|
| ITCM / DTCM | 0~1 | 8（64位） | 不经过Cache |
| I-Cache / D-Cache 命中 | 1~2 | 16（128位） | — |
| AXI SRAM（D1域） | 10~15 | 8 | 1~2 |
| 外部Flash（QSPI） | 30~60 | 2~4 | 1~2 |
| 外部SDRAM | 20~40 | 4~8 | 1~2 |
假设一个卷积层需要读取100KB权重数据，若全部放在外部Flash且Cache命中率为90%，则平均访问延迟为：0.9×2 + 0.1×40 = 5.8周期，相比无Cache时的40周期提升了近7倍。但若命中率降至70%，平均延迟变为0.7×2 + 0.3×40 = 13.4周期，性能下降2.3倍。这揭示了TinyML优化的核心目标：最大化Cache命中率。
在实际工程中，可以通过以下方法判断Cache命中率：
- 硬件计数器：利用STM32H7的ETM（嵌入式跟踪宏单元）或性能监测单元（PMU）读取Cache命中/未命中计数。
- 运行时间对比：分别运行同一推理任务在Cache使能/禁用状态下的耗时，差值即为Cache收益。
- 静态分析：检查权重数组的访问模式，若存在步长大于32字节的跳跃访问，必然导致Cache行利用率下降。
3.3 缓存一致性：TinyML中最隐蔽的"坑"
缓存一致性（Cache Coherence）是指CPU核心、DMA控制器、其他总线主设备之间对同一内存地址的数据视图保持一致。STM32H7的D-Cache位于CPU核心与总线矩阵之间，DMA控制器直接访问总线矩阵，不经过D-Cache。这种架构导致两类典型的一致性问题：
问题一：DMA写入，CPU读取旧数据。当DMA从ADC或外部存储器采集数据到AXI SRAM缓冲区后，若CPU之前已访问过该缓冲区，D-Cache中可能残留旧数据。CPU再次读取时，Cache命中返回旧值，而DMA写入的新数据被忽略。这在传感器数据采集、音频处理等实时TinyML场景中会导致推理结果错误。
问题二：CPU写入Cache，DMA读取旧数据。CPU将推理结果写入缓冲区（仅更新Cache），随后启动DMA将缓冲区内容发送到外设（如UART、USB）。DMA直接从SRAM读取，但SRAM中的数据尚未被回写，导致发送的是旧数据。
解决上述问题的标准操作是使用CMSIS-Core提供的Cache维护函数：
// DMA写入前，使D-Cache中的对应行失效（Invalidate）
SCB_InvalidateDCache_by_Addr((uint32_t*)buffer, length);
// DMA读取前，将D-Cache中的脏行回写到SRAM（Clean）
SCB_CleanDCache_by_Addr((uint32_t*)buffer, length);
// 若同一缓冲区既被DMA写又被CPU写，则需Clean+Invalidate
SCB_CleanInvalidateDCache_by_Addr((uint32_t*)buffer, length);注意：这些操作以32字节行为单位对齐，若缓冲区首地址或长度不是32的倍数，需额外处理边界。在TinyML中，建议将DMA缓冲区声明为__ALIGNED(32)，并确保长度向上取整到32的倍数。
风险提示：在STM32H7上，如果同时使用D-Cache和DMA而不做一致性维护，推理结果可能间歇性错误，且难以复现。这类Bug在调试器中表现正常（因为调试器访问会触发Cache刷新），但独立运行时崩溃。务必在DMA传输完成中断中执行Invalidate操作。
3.4 小型场景化说明：一个卷积层的Cache行为模拟
为了直观理解Cache对TinyML的影响，我们模拟一个3×3卷积层在STM32H7上的运行。假设输入特征图128×128×32，权重3×3×32×64，输出128×128×64。权重总大小约73KB，输入约512KB，均存放在AXI SRAM中。
初始现象：未做任何优化时，推理耗时12.3ms。通过PMU计数器发现D-Cache命中率仅68%，大量未命中集中在权重访问——因为卷积的循环顺序是"输出通道→输入通道→空间位置"，导致权重访问步长为3×3×32×4=1152字节，远超Cache行大小32字节，每次访问都加载新行，旧行被立即替换。
优化操作：
- 将循环顺序调整为"输入通道→空间位置→输出通道"，使权重访问变为连续模式，命中率提升至92%。
- 将输入特征图分块（Tiling）为32×32的块，确保每个块在Cache中驻留期间完成所有输出通道计算。
- 将权重矩阵进行重排（Weight Repacking），按Cache行大小32字节对齐存储。
结果对比：优化后推理耗时降至7.8ms，性能提升36%。命中率提升带来的收益远超CPU频率调整。
复盘经验：Cache优化的本质是数据布局与访问模式的重构，而非单纯依赖硬件。在TinyML中，权重重排、输入分块、循环交换是三大核心手段。
3.5 常见误区与总结
在STM32H7 TinyML开发中，关于Cache的误区往往导致性能不升反降或产生隐蔽Bug：
- 误区一：所有数据都放DTCM就万事大吉。DTCM仅192KB（H743），放不下大模型；且DTCM不支持DMA访问，外设数据仍需经过SRAM。
- 误区二：Cache越大越好。STM32H7的Cache大小固定，但可通过MPU配置将特定区域设置为不可缓存（Device或Strongly-Ordered），避免外设寄存器被缓存。
- 误区三：忽略中断上下文的一致性。中断服务函数中若访问DMA缓冲区，同样需要执行Invalidate操作，否则可能读到旧数据。
- 误区四：Clean和Invalidate混用。Clean是"回写脏行"，Invalidate是"丢弃缓存行"，两者语义不同。只Clean不Invalidate，DMA写入后CPU仍可能读到旧值；只Invalidate不Clean，CPU的未回写数据会丢失。