4. PCB层叠与阻抗控制：层叠结构对EMC的影响、阻抗匹配计算、参考平面设计
说到PCB层叠，我做了十几年硬件，见过太多因为层叠没设计好，最后EMC测试过不了，或者信号质量一塌糊涂的案例。层叠这东西，说白了就是PCB的骨架。骨架歪了，后面再怎么补也费劲。
这一节，咱们就聊聊层叠结构怎么影响EMC，阻抗匹配怎么算，参考平面怎么设计。嗯，都是实战中绕不开的硬功夫。
4.1 层叠结构对EMC的影响
先问大家一个问题：为什么四层板比双层板EMC性能好那么多？
答案其实很简单——参考平面。双层板没有完整的参考平面，信号的回流路径只能靠走线旁边的地线凑合，回路面积大，辐射就大。四层板呢？中间两层是完整的电源和地平面，信号走在表层，回流就在紧邻的平面上，路径短，回路面积小，辐射自然就小了。
核心原则：信号层必须紧邻完整的参考平面（地或电源）。这是PCB层叠设计的黄金法则。
我个人的习惯是，对于高速信号（比如DDR、USB、以太网），至少用四层板。两层板不是不能用，但你要花更多精力在包地、加屏蔽、调整走线上。我记得有一次，一个客户非要用双层板做100M以太网，结果辐射超标6dB，最后不得不加了一堆共模扼流圈和屏蔽罩，成本反而比四层板还高。
常见的层叠结构有几种：
| 层数 | 典型叠构 | EMC性能 | 适用场景 |
|---|---|---|---|
| 2层 | Top + Bottom | 较差 | 低速数字、模拟、电源 |
| 4层 | Top + GND + PWR + Bottom | 良好 | 中高速数字、混合信号 |
| 6层 | Top + GND + Signal + PWR + GND + Bottom | 优秀 | 高速数字、射频、复杂系统 |
| 8层 | Top + GND + Signal + PWR + GND + Signal + GND + Bottom | 极佳 | 超高速、高密度、军工/医疗 |
这里有个避坑指南：千万不要把两个信号层紧挨着放。我曾经见过一个设计，6层板把两个信号层放在中间，中间没有参考平面，结果串扰大到无法正常工作。嗯，那板子最后只能重做。
4.2 阻抗匹配计算
阻抗匹配，说白了就是让传输线的特性阻抗等于源端和负载端的阻抗。不匹配会怎样？信号反射，振铃，眼图闭合。你想想看，一个方波信号在线上来回反射，波形都变形了，接收端还能正确采样吗？
常见的传输线结构有两种：微带线和带状线。
- 微带线（Microstrip）：走线在表层，参考平面在下一层。优点是容易实现，缺点是容易受外界干扰。
- 带状线（Stripline）：走线在中间层，上下都是参考平面。优点是屏蔽好，缺点是过孔多，加工成本高。
阻抗计算有公式，但说实话，我很少手算。现在工具这么方便，直接用Polar SI9000或者Saturn PCB Toolkit算一下就行。但公式还是要懂，不然工具算出来对不对你都不知道。
微带线特性阻抗近似公式（FR4介质，εr≈4.2）：
Z0 ≈ 87 / √(εr + 1.41) * ln(5.98 * H / (0.8 * W + T))
其中：
H = 介质厚度（走线到参考平面的距离）
W = 走线宽度
T = 铜厚带状线特性阻抗近似公式：
Z0 ≈ 60 / √εr * ln(4 * H / (0.67 * π * W * (0.8 + T/W)))
其中：
H = 上下参考平面之间的距离
W = 走线宽度
T = 铜厚实战经验：对于50Ω单端阻抗，FR4四层板（芯板厚度约0.2mm），走线宽度一般在0.3mm左右。对于90Ω差分阻抗，差分对间距通常取走线宽度的2-3倍。我一般先用工具算个大概，然后留10%的调整余量，等PCB厂家确认叠构后再微调。
差分阻抗计算稍微复杂一点，因为还涉及到耦合。差分对的两个线之间距离越近，耦合越强，阻抗越低。所以差分阻抗通常比单端阻抗的两倍要小。
举个例子：单端50Ω，差分100Ω。如果两条50Ω的线完全独立，差分阻抗应该是100Ω。但因为耦合，实际差分阻抗可能只有90Ω。这时候需要把线宽调细一点，或者把间距拉大一点，才能回到100Ω。
4.3 参考平面设计
参考平面，就是信号回流的路径。很多人觉得参考平面就是铺个铜，没什么技术含量。其实不然。参考平面设计不好，EMC问题、信号完整性问题都会找上门来。
参考平面设计有几个关键点：
- 完整性：参考平面必须完整，不能有大的开槽或分割。信号跨越开槽，回流路径被迫绕行，回路面积增大，辐射和串扰都会增加。
- 紧邻性：信号层和参考平面之间的距离越小越好。距离越小，电磁场越集中，辐射越小，串扰也越小。
- 多平面缝合：如果一块板子上有多个地平面（比如数字地、模拟地），需要用缝合过孔把它们连起来，保证回流路径通畅。
注意：信号线跨越参考平面分割时，回流电流必须走一条很长的路径才能回到源端。这个路径会形成一个大的电流环，就像一个天线，向外辐射能量。我曾经调试过一个项目，DDR数据线眼图一直不好，最后发现是参考平面被一个电源分割槽切断了，信号不得不绕行。把分割槽改小，问题就解决了。
关于电源平面和地平面的关系，我的建议是：优先用地平面作为参考平面。因为地平面是0V参考点，噪声最低。电源平面虽然也能做参考平面，但电源上有纹波和噪声，会影响信号质量。
如果必须用电源平面做参考（比如某些高速设计中，电源平面和地平面距离更近），那就要确保电源平面有足够的去耦电容，把高频噪声滤掉。
4.4 知识结构图
下面这张图总结了PCB层叠与阻抗控制的核心逻辑，大家可以对照着看：
4.5 实战中的常见问题
最后，我总结几个实战中经常遇到的问题，大家遇到了可以对照排查：
- 问题1：信号线跨分割。这是最常见的EMC问题。解决办法：重新规划走线路径，或者在被分割的平面之间加缝合电容（0.1μF + 10pF并联）。
- 问题2：阻抗不连续。比如走线从表层换到内层，过孔处阻抗突变。解决办法：优化过孔尺寸，使用背钻工艺，或者在过孔处加阻抗补偿。
- 问题3：参考平面噪声大。电源平面上的高频噪声会耦合到信号上。解决办法：增加去耦电容，优化电源分配网络（PDN）设计。
一个小技巧：在PCB布局阶段，先把关键信号（时钟、高速数据线）的路径规划好，再铺其他走线。这样能保证关键信号有最好的参考平面和最短的路径。我每次画板子都是这么做的，省了不少后期调试的功夫。
好了，层叠与阻抗控制这块就聊到这儿。记住一句话：层叠是骨架，阻抗是血脉，参考平面是灵魂。这三样做好了，EMC和信号完整性就成功了一大半。