ARM Cortex-M 内核详解：M0/M3/M4/M7 架构对比、流水线、中断控制器
ARM Cortex-M 系列，说白了就是嵌入式世界的「瑞士军刀」。从几毛钱的传感器节点，到需要跑 RTOS 的复杂控制系统，都能看到它的影子。我最早接触的是 M3，后来项目里用过 M0 做低功耗，也用 M7 跑过音频算法。这几个核虽然都叫 Cortex-M，但内部差异其实挺大的。
今天咱们就把 M0、M3、M4、M7 这四兄弟拉出来，好好对比一下。从流水线结构到中断控制器，把它们的「脾气秉性」摸清楚。
一、内核家族谱系与定位
先看一张总览表，快速建立认知框架：
| 特性 | Cortex-M0 | Cortex-M3 | Cortex-M4 | Cortex-M7 |
|---|---|---|---|---|
| 架构版本 | ARMv6-M | ARMv7-M | ARMv7E-M | ARMv7E-M |
| 流水线级数 | 3 级 | 3 级 | 3 级 | 6 级 |
| DSP 扩展 | 无 | 无 | 有 | 有 |
| FPU | 无 | 无 | 单精度 | 双精度 |
| 中断延迟 | 16 周期 | 12 周期 | 12 周期 | 12 周期 |
| 典型主频 | ~50 MHz | ~120 MHz | ~200 MHz | ~400 MHz |
| 典型应用 | 超低功耗、IOT | 工业控制、汽车 | 数字信号处理 | 高性能计算、音频 |
从这张表能看出什么？M0 走的是「够用就好」路线，M3 是「均衡之选」，M4 加了 DSP 和 FPU 专攻信号处理，M7 则是「堆料狂魔」——流水线翻倍、缓存加满、浮点升级到双精度。
二、流水线架构对比
流水线这东西，我刚开始学的时候觉得就是个概念。直到有一次调试一个时序敏感的驱动，发现同样的代码在 M0 和 M4 上跑出来的时序完全不一样，才真正体会到流水线对实时性的影响。
1. M0/M3/M4 的 3 级流水线
这三个核的流水线结构基本一致，分为：取指、译码、执行。
- 取指：从 Flash 或 RAM 中读取指令。
- 译码：解析指令类型和操作数。
- 执行：ALU 运算或访存操作。
3 级流水线的优点是简单、功耗低、面积小。但有个明显的短板——分支预测能力弱。遇到条件跳转指令，流水线会被清空，重新填充。这就是为什么有些实时性要求高的代码，我建议尽量少用 if-else 嵌套，改用查表法。
2. M7 的 6 级流水线
M7 的流水线是 6 级：取指、预译码、译码、发射、执行、回写。
多出来的几级主要做了两件事：
- 分支预测：M7 内置了动态分支预测器，能提前猜跳转方向。猜对了流水线不中断，猜错了才清空。
- 乱序发射：部分指令可以提前执行，不阻塞后续指令。
这意味着什么？同样的算法，在 M7 上跑可能比 M4 快 2~3 倍，但功耗也翻倍。我做过一个音频降噪项目，M4 跑 200 MHz 勉强实时，换 M7 跑 300 MHz 还能剩 40% 的算力做其他事。
三、中断控制器：NVIC 深度解析
NVIC（嵌套向量中断控制器）是 Cortex-M 系列的核心外设之一。我见过不少工程师，写中断服务函数很熟练，但问起 NVIC 的寄存器配置就一脸懵。其实搞懂了 NVIC，中断优先级管理就掌握了一半。
1. 中断优先级模型
Cortex-M 的中断优先级分为两种模型：
- 抢占优先级：高优先级可以打断低优先级的中断。
- 子优先级：同抢占优先级下，子优先级高的先执行，但不能打断。
优先级分组由 SCB->AIRCR 寄存器的 PRIGROUP 位决定。以 M3/M4/M7 为例，支持 8~256 级优先级（取决于芯片实现）。
// 设置优先级分组：4 位抢占优先级，4 位子优先级
SCB->AIRCR = (0x5FA << 16) | (0x400 << 8) | (4 << 8);
// 注意：高 16 位必须写 0x5FA 作为密钥，否则写入无效这段代码我每次写新项目都会复制粘贴。为什么？因为 AIRCR 寄存器的密钥位太容易忘了。我曾经在一个量产项目里漏写了 0x5FA，结果优先级配置死活不生效，排查了整整两天。
2. 中断使能与挂起
NVIC 提供了两组关键寄存器：
| 寄存器 | 功能 | 操作方式 |
|---|---|---|
| ISER[0..7] | 中断使能设置 | 写 1 使能，读回当前状态 |
| ICER[0..7] | 中断使能清除 | 写 1 禁能 |
| ISPR[0..7] | 中断挂起设置 | 写 1 强制触发中断（软件模拟） |
| ICPR[0..7] | 中断挂起清除 | 写 1 清除挂起状态 |
这里有个坑：ISER 和 ICER 都是「写 1 有效，写 0 无效」。所以禁用一个中断的正确做法是往 ICER 对应位写 1，而不是写 0。我见过有人用 ISER &= ~(1<<n) 来禁能，结果把其他中断也误关了。
3. 中断延迟与尾链技术
Cortex-M 的中断延迟比传统 ARM7 快很多，主要得益于两个设计：
- 硬件压栈：进入中断时，CPU 自动将 R0-R3、R12、LR、PC、xPSR 压入栈中，无需软件干预。
- 尾链技术：当两个中断连续触发时，CPU 跳过出栈-入栈的步骤，直接执行第二个中断。这能节省 6~12 个周期。
我记得有一次调试一个 UART 接收中断，数据包间隔只有 5us。如果用传统方式，两个中断之间要花 30 多个周期做上下文切换，根本来不及。后来查手册发现 M4 支持尾链，实际测试两个中断之间只隔了 12 个周期，完美搞定。
四、SVG 架构对比图
下面这张图把四个内核的流水线和中断路径画在一起，方便对比：
五、选型建议与避坑指南
说了这么多，到底怎么选？我个人的经验是：
- 做 IOT 终端、传感器节点：M0 就够了。省电、便宜、代码简单。
- 做工业控制器、PLC：M3 最稳。中断响应快，生态成熟。
- 做电机控制、音频处理：M4 带 DSP 指令，算力够用，功耗可控。
- 做高端仪器、复杂算法：M7 上吧，但要做好散热和电源设计。
另外，中断优先级配置有个常见陷阱：不同厂商的芯片，NVIC 支持的优先级位数可能不同。比如 STM32F1 只用了 4 位（16 级），而 STM32F4 用了 8 位（256 级）。移植代码时一定要查手册确认。
嗯，关于 Cortex-M 内核的对比就聊到这儿。记住一句话：没有最好的内核，只有最适合的内核。搞清楚你的需求，再去看数据手册，就不会选错了。