五级流水线基础架构：各阶段功能与数据通路设计
好，咱们正式开始聊流水线。很多教材一上来就画五级框图，告诉你这是IF、这是ID……然后你就记住了。但说实话，我当年学的时候，光记这些名字没用，真正搞明白是在第一次写RTL的时候——发现数据怎么从一个级传到下一级，才是关键。
五级流水线，说白了就是把一条指令的执行过程切成五段。每一段干一件事，互不干扰。这样，时钟周期就能压得很短，吞吐量也能提上去。你想想看，如果一条指令要5个周期才能跑完，但流水线填满后，每个周期都能完成一条指令——这就是流水线的威力。
核心思想：流水线并不减少单条指令的延迟，它提升的是吞吐量。每周期完成一条指令，才是目标。
2.1 取指阶段（IF）——从存储器里把指令捞出来
取指，就是根据PC（程序计数器）的值，从指令存储器里读出指令。听起来简单，但这里有个坑：PC怎么更新？
- 顺序执行：PC = PC + 4（假设是32位指令，每条4字节）
- 分支跳转：PC = 目标地址（由执行阶段或译码阶段计算）
- 异常/中断：PC = 异常向量地址
我在项目中遇到过一个问题：取指阶段的存储器接口如果设计成组合逻辑，时序很容易崩。因为PC到存储器地址、再到数据输出，路径太长。我建议你在这里用寄存器打一拍，虽然多了一个周期延迟，但时序好收敛得多。
个人习惯：IF阶段的输出，我通常会打包成一个结构体，包含指令数据、PC值、以及一个“有效位”。这个有效位在后续阶段用来判断是否要执行空操作——说白了就是流水线气泡。
2.2 译码阶段（ID）——读懂指令在说什么
译码，就是把拿到的32位指令拆开，看看它是什么类型的指令、操作码是什么、要用哪些寄存器。
RISC-V的指令格式很规整，这是它的一大优点。译码逻辑相对简单，但要注意：
- 寄存器读取：从寄存器堆里读出rs1和rs2的值
- 立即数扩展：不同指令格式的立即数位置不同，需要统一扩展
- 控制信号生成：告诉后续阶段该做什么操作
嗯，这里要注意。译码阶段最容易出问题的就是立即数扩展。RISC-V有六种立即数格式（I、S、B、U、J、R），每种的位置和符号位都不一样。我曾经因为B型指令的立即数位域搞错，导致条件分支跳转全乱套——调了整整两天。
| 指令格式 | 立即数位域 | 典型指令 |
|---|---|---|
| I型 | inst[31:20] | ADDI, LW |
| S型 | inst[31:25] + inst[11:7] | SW |
| B型 | 拼接+移位，注意最低位为0 | BEQ, BNE |
| U型 | inst[31:12] 左移12位 | LUI, AUIPC |
| J型 | 拼接+移位，20位立即数 | JAL |
避坑指南：我曾经在B型立即数扩展时，忘了把最低位补0。结果分支跳转总是偏了2字节。记住：RISC-V的指令地址是字节对齐的，B型和J型立即数的最低位永远是0，硬件上不需要存储它。
2.3 执行阶段（EX）——真正干活的地方
执行阶段，就是ALU（算术逻辑单元）大显身手的时候。加法、减法、移位、逻辑运算、比较……都在这里完成。
但执行阶段不只是ALU。对于乘法指令，这里需要乘法器；对于分支指令，这里要计算目标地址并判断跳转条件。我个人习惯把执行阶段分成两个部分：
- 运算单元：ALU、乘法器、移位器
- 地址计算：用于访存指令的基址+偏移，以及分支目标地址
你想想看，如果ALU和地址计算共用一套加法器，那就要做多路选择。但RISC-V的设计哲学是“精简”，所以通常ALU本身就支持加法，地址计算直接复用ALU就行。
关键设计点：执行阶段的结果，除了送到下一级，还要前递（forwarding）给译码阶段，解决数据冒险。这个咱们后面专门讲，但你现在要知道：执行阶段的输出寄存器，是前递通路的关键节点。
2.4 访存阶段（MEM）——和存储器打交道
只有加载（load）和存储（store）指令才真正用到访存阶段。其他指令在这个阶段只是把数据透传过去。
访存阶段的设计，说白了就是控制数据存储器的读写。要注意：
- 读使能：load指令才读
- 写使能：store指令才写
- 数据对齐：RISC-V支持字节、半字、字的访问，需要处理非对齐访问
我记得第一次做RISC-V处理器时，访存阶段的数据掩码（byte enable）搞错了。写入一个字时，我把所有字节都使能了，结果在大小端混合的系统里，数据全写反了。后来我养成了一个习惯：访存控制逻辑单独写一个模块，用验证用例把每种访问宽度都测一遍。
小技巧：对于非对齐访问，RISC-V可以选择抛出异常，也可以选择用硬件处理。低功耗设计里，我建议直接抛异常——省掉对齐逻辑的功耗。毕竟，大多数编译器生成的代码都是对齐的。
2.5 写回阶段（WB）——把结果写回寄存器堆
写回阶段，就是把执行结果或访存读出的数据，写回到寄存器堆。这是流水线的最后一站。
写回阶段的设计要点：
- 数据选择：从ALU结果和存储器读数据中选择一个
- 写地址：就是指令中的rd字段
- 写使能：不是所有指令都要写回（比如分支指令就不写）
嗯，这里有个容易忽略的点：写回阶段和译码阶段的寄存器堆是同一个。也就是说，译码阶段在读寄存器的时候，写回阶段可能在写同一个寄存器。这就产生了结构冒险。解决办法很简单：写回阶段优先，或者用内部前递。
2.6 数据通路总览
好了，五个阶段都讲完了。咱们把它们串起来，看看完整的数据通路长什么样。
从图上你能看到，每两个阶段之间都有一组寄存器——这就是流水线寄存器。它们的作用是保存上一阶段的输出，供下一阶段使用。没有这些寄存器，数据就没法同步。
我个人习惯给每个流水线寄存器都加上一个“有效位”和一个“就绪位”。有效位表示这条指令是不是真的（不是气泡），就绪位表示数据是不是已经准备好了。这两个位在低功耗设计中很有用——当有效位为0时，我可以关掉后面阶段的时钟，省电。
设计要点总结：
- 五级流水线：IF → ID → EX → MEM → WB
- 每级之间用流水线寄存器隔离
- 数据通路包括：指令流、数据流、控制信号流
- 写回阶段和译码阶段共享寄存器堆
- 前递通路从EX/MEM/WB阶段连回ID阶段
好了，五级流水线的基础架构就聊到这儿。你可能会问：这五级是不是固定的？其实不是。有些设计把访存和执行合并，有些把译码和写回合并。但五级是经典结构，搞懂它，其他变种就一通百通了。