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本课程属于：082-FPGA　RISC-V软核实现与定制 嵌入式基础与RISC-V · 共 10 门相关课程，组合学习更完整。

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FPGA RISC-V软核实现与定制 Verilog流工程

共计 30 章节

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课程导论与开发环境搭建

RISC-V架构概述 · FPGA选型建议 · Vivado/VCS工具链安装与验证

课程导论开发环境搭建

Verilog基础与组合逻辑设计

模块化设计思想 · assign语句 · always块

Verilog组合逻辑设计

Verilog时序逻辑与有限状态机

寄存器与锁存器区别 · 同步复位与异步复位 · 三段式状态机写法

Verilog时序逻辑

RISC-V指令集架构精讲

RV32I基础指令格式 · R-type/I-type/S-ty… · 指令与数据通路映射

RISC-V指令集架构精讲

处理器微架构设计——取指阶段

PC寄存器实现 · 指令存储器(IMEM)接口 · 取指地址生成逻辑

处理器微架构设计取指阶段

处理器微架构设计——译码阶段

指令译码器设计 · 立即数生成器 · 寄存器堆(RegFile)读写

处理器微架构设计译码阶段

处理器微架构设计——执行阶段

ALU算术逻辑单元设计 · 移位器设计 · 比较器设计

处理器微架构设计执行阶段

处理器微架构设计——访存与写回阶段

数据存储器(DMEM)接口 · 加载/存储指令实现 · 写回通路设计

处理器微架构设计访存

五级流水线数据通路集成

流水线寄存器插入 · 数据冒险与结构冒险 · 转发单元(Forwarding Un…

五级流水线数据通…流水线寄存器插入

RISC-V特权架构与CSR

机器模式(M-mode)与用户模式(… · CSR寄存器读写 · 异常与中断入口

中断控制器与PLIC设计

平台级中断控制器(PLIC)架构 · 中断优先级仲裁 · 中断使能与等待

PLIC断控制器

总线协议与SoC互联

AXI4-Lite与TileLink… · 总线矩阵设计 · 地址映射与译码

SoC总线协议

存储层次与Cache设计

直接映射Cache原理 · Cache替换策略 · 写直达与写回

Cache存储层次

MMU与虚拟内存管理

页表与地址转换 · Sv32/Sv39页表格式 · TLB设计与实现

MMU虚拟内存管理

调试子系统与JTAG

JTAG协议与TAP控制器 · RISC-V调试规范(Debug M… · 硬件断点与单步执行

JTAG调试子系统

FPGA时序约束与综合优化

时序路径分析 · create_clock/set_i… · 综合策略与面积优化

FPGA时序约束

RTL仿真与验证方法学

SystemVerilog断言(SV… · 功能覆盖率驱动验证 · UVM测试平台搭建

软硬件协同验证

QEMU与RTL联合仿真 · 裸机程序编写 · 交叉编译工具链使用

软硬件协同验证QEMU

性能分析与优化

CPI/吞吐率分析 · 关键路径优化 · 流水线深度权衡

性能分析优化

RISC-V向量扩展(Vector)基础

向量寄存器与向量长度 · 向量加载存储指令 · 向量算术指令

多核与一致性

多核RISC-V架构 · 缓存一致性协议(MESI) · 原子操作与同步原语

多核一致性

安全扩展与可信执行环境

物理内存保护(PMP) · 加密加速器集成 · 安全启动流程

安全扩展可信执行环境

低功耗设计技术

时钟门控与电源门控 · 动态电压频率调整(DVFS) · RISC-V WFI指令实现

低功耗设计技术时钟门控

FPGA原型验证平台搭建

Zynq/Versal平台选型 · AXI DMA与高速接口 · DDR控制器集成

FPGA原型验证平台搭建

定制指令扩展

自定义R-type指令编码 · 译码器扩展 · 数据通路修改

定制指令扩展R-type

SoC集成实战——GPIO与UART外设

APB总线接口设计 · GPIO控制器寄存器级模型 · UART FIFO与波特率生成

SoC集成实战——SPI与I2C控制器

SPI主从模式设计 · I2C多主机仲裁 · DMA传输集成

实时操作系统移植

FreeRTOS在RISC-V上的移… · 任务切换与上下文保存 · 中断嵌套与临界区

实时操作系统移植FreeRTOS

Linux内核启动与运行

设备树(DTS)编写 · Linux内核配置与编译 · 根文件系统制作

Linux内核启动

课程总结与项目实战

综合项目需求分析 · 系统架构设计 · 软硬件联合调试

课程总结项目实战