1. 课程导论与开发环境搭建

各位同学，欢迎来到《FPGA RISC-V软核实现与定制》的第一章。我是你们这门课的主讲工程师。说实话，每次带新课，我都习惯先聊聊「为什么学这个」——毕竟方向对了，后面走弯路才少。

RISC-V这几年火得不行。从学术界到工业界，从嵌入式到数据中心，到处都能看到它的影子。为什么？因为它开源、精简、可定制。你想想看，以前想自己做个CPU核，得跟ARM或者Intel谈授权，流程繁琐不说，成本还高。现在好了，RISC-V指令集架构完全开放，你可以在FPGA上实现一个属于自己的处理器——这件事本身就很有吸引力。

1.1 RISC-V架构概述

RISC-V是一个基于精简指令集计算（RISC）原则的开放指令集架构。它由加州大学伯克利分校的研究团队在2010年启动，现在已经发展到第2.2版稳定规范。

我个人习惯把RISC-V的特点归纳为三点：

• 模块化：基础指令集（RV32I/RV64I）只有不到50条指令，扩展部分（M/A/F/D/C等）按需添加。你不需要实现全部，够用就行。
• 可扩展性：预留了自定义指令编码空间。这意味着你可以为自己的应用场景添加专用指令——我在项目中就做过一个AI加速器的自定义指令扩展。
• 简洁优雅：没有历史包袱。相比x86的复杂编码和ARM的多种模式，RISC-V的指令格式非常规整，解码逻辑简单，非常适合FPGA实现。

我们这门课主要关注RV32I基础整数指令集，加上M扩展（乘除法）和C扩展（压缩指令）。为什么选这些？因为它们在FPGA上资源占用合理，性能也够用。

1.2 FPGA选型建议

做RISC-V软核，FPGA选型很关键。选大了浪费钱，选小了跑不起来。我这些年经手过Xilinx、Altera（现Intel）、Lattice等多个平台，给你一些实在的建议。

需求等级	推荐芯片	LUT资源	适合场景
入门学习	Xilinx Artix-7 (XC7A35T)	~20K	单周期RV32I，基础外设
中级实践	Xilinx Artix-7 (XC7A100T)	~100K	五级流水线，Cache，M扩展
高级定制	Xilinx Kintex-7 / Zynq-7000	~200K+	多核，自定义指令，Linux启动

我个人建议初学者从Artix-7系列起步。为什么？性价比高，开发板便宜（某宝上几百块就能买到），Vivado支持完善。我曾经用XC7A35T跑过一个完整的RV32I五级流水线核，加上UART和GPIO，LUT占用率才60%左右，还有余量做扩展。

1.3 Vivado/VCS工具链安装与验证

工具链是动手的第一步。我们主要用Xilinx Vivado，它是目前FPGA开发的主流IDE。如果你用其他厂商的芯片，流程类似，只是工具名不同。

1.4.1 Vivado安装要点

• 版本选择：建议Vivado 2019.1或2020.2，这两个版本稳定，社区资料多。最新的2023.x也可以，但有些IP核接口变了，需要适配。
• 安装包大小：完整版约40GB，WebPack版约15GB。我们做RISC-V软核，WebPack版够用。
• 许可证：Vivado WebPack免费，不需要破解。安装时选对产品系列即可。
• 系统要求：Windows 10/11或Ubuntu 18.04/20.04。我个人习惯用Ubuntu，命令行操作更顺手。

1.4.2 安装后验证

装完工具，第一件事就是验证能不能正常编译。写个最简单的LED闪烁工程，跑一遍完整流程。

// led_blink.v - 最简单的Verilog模块
module led_blink (
    input  wire       clk,      // 50MHz系统时钟
    input  wire       rst_n,    // 低电平复位
    output reg        led       // LED输出
);

    reg [24:0] counter;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            counter <= 25'd0;
        else
            counter <= counter + 1'b1;
    end

    // 50MHz / 2^25 ≈ 1.49Hz，肉眼可见闪烁
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            led <= 1'b0;
        else
            led <= counter[24];
    end

endmodule

这个代码很简单：用25位计数器分频，最高位驱动LED。在Vivado里新建工程，添加这个文件，分配管脚（时钟接板载晶振，LED接对应引脚），然后综合、实现、生成比特流。下载到开发板，LED应该以约1.5Hz的频率闪烁。

1.5 本章知识体系

为了让你更直观地理解本章内容的结构，我画了一张框架图。它展示了从RISC-V架构认知到FPGA选型，再到工具链搭建和第一个工程的完整链路。

这张图把本章内容串起来了。你看，从顶层的课程目标出发，分成三个支柱：架构认知、FPGA选型、工具链搭建。每个支柱下面都有具体知识点。最后汇聚到第一个LED闪烁工程——这是你动手的第一步，也是后面所有RISC-V实现的基础。