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本课程属于：082-FPGA　RISC-V软核实现与定制 嵌入式基础与RISC-V · 共 10 门相关课程，组合学习更完整。
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FPGA时序约束与RISC-V软核定制工程实战

共计 30 章节
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01
课程导学与开发环境搭建
FPGA与RISC-V概述 · Vivado/Vitis安装 · RISC-V工具链配置
课程导学开发环境搭建
02
FPGA时序基础理论
时序路径概念 · 建立时间与保持时间 · 时钟抖动与偏移
FPGA时序基础理论
03
Vivado时序约束入门
create_clock · set_input_delay · set_output_delay
Vivado时序约束入门
04
时序约束进阶
多周期路径约束 · 伪路径约束 · 时钟分组与异步时钟域处理
时序约束进阶多周期路径约束
05
时序分析实战
Vivado时序报告解读 · 关键路径分析 · 时序收敛策略
时序分析实战Vivado
06
RISC-V架构基础
RISC-V指令集概述 · RV32I基础指令集 · 寄存器与调用约定
RISC-V架构基础
07
RISC-V软核设计入门
处理器微架构概览 · 取指阶段设计 · 译码阶段设计
RISC-V软核设计入门
08
RISC-V软核设计进阶
执行阶段设计 · 访存阶段设计 · 写回阶段设计
RISC-V软核设计进阶
09
RISC-V软核验证
Testbench编写 · 指令级仿真 · 波形调试
RISC-V软核验证
10
RISC-V软核时序优化
关键路径识别 · 流水线深度调整 · 寄存器平衡
RISC-V软核时序优化
11
AXI总线协议基础
AXI4-Stream · AXI4-Full · AXI4-Lite协议详解
AXI总线协议基础
12
RISC-V软核总线集成
AXI接口封装 · 总线互联设计 · 地址映射
RISC-V软核总线集成
13
内存子系统设计
指令缓存(I-Cache)设计 · 数据缓存(D-Cache)设计 · Cache一致性
内存子系统设计I-Cache
14
中断控制器设计
PLIC中断控制器架构 · 中断优先级管理 · 中断向量表
断控制器设计PLIC
15
定时器与计数器
mtime/mtimecmp寄存器 · 定时器中断 · PWM输出
定时器计数器
16
GPIO与UART外设
GPIO控制器设计 · UART协议实现 · 波特率生成
GPIOUART
17
SPI与I2C外设
SPI主从模式设计 · I2C总线控制器 · Flash存储器接口
SPII2C
18
DMA控制器设计
DMA传输模式 · 描述符链 · 内存到外设传输
DMA控制器设计
19
FPGA时序约束实战
RISC-V软核时序约束编写 · 多时钟域约束 · I/O约束
FPGA时序约束实战
20
RISC-V软核性能优化
CPI分析 · 分支预测 · 数据前推
RISC-V软核性能优化
21
RISC-V软核面积优化
资源共享 · 状态机优化 · 流水线精简
RISC-V软核面积优化
22
RISC-V软核功耗优化
时钟门控 · 操作数隔离 · 动态电压频率调整
RISC-V软核功耗优化
23
RISC-V软核调试
JTAG调试接口 · OpenOCD配置 · GDB调试
RISC-V软核调试
24
RISC-V软核启动流程
Bootloader设计 · 程序加载 · 初始化代码
RISC-V软核启动流程
25
FreeRTOS移植
FreeRTOS概述 · 任务调度 · 中断管理
FreeRTOS移植
26
RISC-V软核应用开发
GPIO驱动 · UART驱动 · SPI Flash驱动
RISC-V软核应用开发
27
RISC-V软核性能测试
Dhrystone基准测试 · CoreMark基准测试 · 性能分析工具
RISC-V软核性能测试
28
FPGA原型验证
FPGA开发板选型 · 时钟资源规划 · 引脚分配
FPGA原型验证
29
RISC-V软核安全设计
物理内存保护(PMP) · 信任根 · 安全启动
RISC-V软核安全设计
30
综合项目实战
基于RISC-V软核的嵌入式系统设计 · 系统集成 · 时序约束全流程
综合项目实战RISC-V