2. FPGA时序基础理论：时序路径、建立保持时间与时钟抖动
时序分析，说白了就是检查你的设计能不能在目标频率下稳定工作。我刚开始做FPGA时，总觉得时序约束是软件工程师才操心的事——直到有一次，板子跑起来偶尔出错，查了整整三天，最后发现是保持时间违规。嗯，从那以后我再也不敢小看时序了。
2.1 时序路径：信号从哪来到哪去
FPGA里的时序路径，可以理解为信号从起点到终点的旅程。每条路径都有起点和终点，中间经过组合逻辑和连线。我个人习惯把路径分成四类：
- 输入到寄存器：从芯片引脚到内部寄存器
- 寄存器到寄存器：从寄存器输出到另一个寄存器输入
- 寄存器到输出：从寄存器到芯片输出引脚
- 输入到输出：纯组合路径，从引脚到引脚
你想想看，这四种路径里，寄存器到寄存器是最常见的，也是我们做时序约束时最需要关注的。我在项目中遇到过，很多人只盯着寄存器路径，忽略了IO路径，结果板级调试时发现数据采不上——其实IO时序同样重要。
核心要点：时序路径的起点和终点，决定了约束的类型。寄存器到寄存器用create_clock，IO路径用set_input_delay和set_output_delay。
2.2 建立时间与保持时间：寄存器的两个铁律
每个寄存器都有两个硬性要求：建立时间（setup time）和保持时间（hold time）。
- 建立时间：时钟有效沿到来前，数据必须稳定的最短时间
- 保持时间：时钟有效沿到来后，数据必须稳定的最长时间
为什么会有这两个要求？因为寄存器内部是靠锁存器工作的。数据需要提前准备好，让内部电路稳定下来；时钟沿过后，数据也不能立刻变，否则锁存器会进入亚稳态。
避坑指南：我曾经在一个高速ADC接口设计中，忽略了保持时间检查。仿真没问题，但实际板子偶尔读错数据。后来用ChipScope抓波形才发现，数据变化刚好落在时钟沿附近——保持时间违规。记住：保持时间违规比建立时间更难排查，因为它不固定出现。
建立时间和保持时间的检查公式如下：
// 建立时间检查
Data Arrival Time + Setup Slack >= Clock Arrival Time + Setup Time
// 保持时间检查
Data Arrival Time - Hold Slack <= Clock Arrival Time - Hold Time说白了，建立时间看数据到得够不够早，保持时间看数据走得不走得够慢。两者是矛盾的——路径延迟太大，建立时间容易违规；路径延迟太小，保持时间又可能出问题。
2.3 时钟抖动与偏移：理想时钟不存在
理想时钟是完美的方波，但现实中的时钟总有瑕疵。两个最常见的非理想特性：抖动（jitter）和偏移（skew）。
| 特性 | 定义 | 对时序的影响 | 典型来源 |
|---|---|---|---|
| 时钟抖动 | 时钟沿在时间轴上的随机波动 | 减少建立时间裕量 | PLL噪声、电源噪声 |
| 时钟偏移 | 同一时钟到达不同寄存器的延迟差 | 可能同时影响建立和保持时间 | 时钟树不平衡、布线差异 |
我记得有一次做多时钟域设计，两个时钟来自同一个PLL，但布线长度差了将近2ns。结果跨时钟域的数据总是出错——这就是时钟偏移惹的祸。后来我强制约束了时钟树的平衡，问题才解决。
个人经验：在时序约束中，我通常把时钟抖动设为时钟周期的5%~10%。比如100MHz时钟，抖动设500ps~1ns。这个值留得够，实际流片或上板时就不容易翻车。
2.4 时序分析基本流程：三步走
时序分析不是玄学，是有固定套路的。我一般分三步走：
- 定义约束：告诉工具时钟频率、IO延迟、时序例外
- 运行STA：工具自动计算每条路径的建立和保持时间裕量
- 分析报告：找到违规路径，优化设计或调整约束
你可能会问：为什么不直接跑仿真？仿真只能验证功能，不能验证时序。静态时序分析（STA）才是检查时序的唯一可靠手段。我在项目中见过有人只靠仿真就敢流片，结果回来芯片跑不到目标频率——白白浪费一次流片机会。
下面这张图展示了时序分析的核心逻辑：
这张图展示了时序分析的闭环流程。输入约束后，工具遍历所有路径，分别做建立时间和保持时间检查，最后输出slack报告。如果slack为负，说明时序违规，需要回头调整约束或优化设计。
2.5 时序裕量（Slack）：你的安全余量
Slack是时序分析中最直观的指标。正slack表示满足时序，负slack表示违规。我一般这样看slack：
- Slack > 0.5ns：安全，可以放心
- 0ns < Slack < 0.5ns：勉强通过，建议优化
- Slack < 0ns：违规，必须修复
为什么留0.5ns的余量？因为温度、电压变化会影响延迟。我在项目中遇到过，实验室25°C下slack有0.3ns，但到了工业级85°C环境，slack直接变成负的——这就是没留够余量的教训。
经验之谈：做时序约束时，我习惯把目标频率设得比实际需求高10%~20%。比如需求100MHz，我按120MHz做约束。这样即使工艺偏差或温度变化，实际板子也能稳定跑在100MHz。