反射与端接技术：信号完整性的核心战场
做嵌入式硬件这些年，我调试过不少“看起来没问题，一上高速就翻车”的板子。很多时候，罪魁祸首就是信号反射。说白了，反射就是信号在传输线上跑的时候，遇到了阻抗不连续的地方，一部分能量被弹了回来。这个弹回来的信号叠加在原信号上，波形就变形了——过冲、下冲、振铃，全来了。
我记得有一次调试一块ARM主控板，DDR时钟线上的振铃特别严重，系统跑着跑着就死机。示波器一抓，过冲都快到1.8V了（供电才3.3V）。后来查出来，就是走线阻抗和负载不匹配，信号反射造成的。从那以后，我对端接技术就特别上心。
反射产生的机理
信号在传输线上传播时，每时每刻都在“看”前方的阻抗。如果阻抗变了，信号就会分裂：一部分继续往前走，一部分被反射回来。这个反射量的大小，由反射系数Γ决定：
Γ = (Z_load - Z0) / (Z_load + Z0)其中Z0是传输线的特性阻抗，Z_load是负载端的阻抗。你想想看：
- Z_load = Z0：Γ=0，完美匹配，没有反射
- Z_load = ∞（开路）：Γ=1，全反射，信号翻倍
- Z_load = 0（短路）：Γ=-1，全反射，信号反相
实际项目中，最怕的是开路反射。比如一个高速信号线，末端什么都没接（或者接了高阻输入），信号到了末端发现“无路可走”，就全弹回来了。这个反射波回到源端，如果源端阻抗也不匹配，又会再次反射——来回折腾，波形就成了一团乱麻。
关键指标：反射造成的过冲超过芯片IO耐压的10%，或者振铃幅度超过逻辑电平阈值的20%，就必须处理了。
源端串联端接
这是我最常用的端接方式，没有之一。为什么？因为它省电、简单、只加一个电阻就行。
原理是这样的：在信号源（驱动端）串一个电阻Rs，让Rs加上驱动端的内阻Ro，刚好等于传输线的特性阻抗Z0。这样，驱动端发出的信号就不会被反射回来——因为源端已经“匹配”了。
Rs + Ro = Z0举个例子，如果驱动器的内阻Ro大约是10Ω，传输线Z0=50Ω，那串一个39Ω或43Ω的电阻就行（取标准值）。
我个人的习惯是：点对点连接、走线不长（<10cm）的场景，优先用源端串联端接。比如SPI、I2C（高速模式）、UART这些，串个电阻基本就能搞定。
实战技巧：串联电阻要尽量靠近驱动端放置，越近越好。我见过有人把电阻放在走线中间，效果差很多。电阻离驱动端超过0.5英寸，反射抑制效果就开始打折扣了。
末端并联端接
末端并联端接，就是在信号线的末端（接收端）对地或对电源接一个电阻，让负载阻抗和传输线匹配。常见的有两种：
| 类型 | 接法 | 优点 | 缺点 |
|---|---|---|---|
| 对地并联 | 末端接Rt到GND | 简单，只用一个电阻 | 直流功耗大，信号摆幅降低 |
| 戴维南端接 | 末端接R1到VCC，R2到GND | 匹配更精确，信号摆幅好 | 两个电阻，功耗更大 |
末端并联端接的效果是最好的——它能一次性吸收掉所有到达末端的信号能量，不让反射发生。但代价也大：电阻一直在耗电。对于DDR这类双向总线，末端并联端接几乎是标配，因为信号要来回跑，源端串联搞不定。
我曾经在一个DDR3的设计里用过戴维南端接，信号质量确实漂亮，但板子一上电，端接电阻烫得能煎鸡蛋。后来算了一下，一组端接电阻就耗了将近0.5W，整板8组……嗯，散热是个大问题。
注意：末端并联端接不适合低功耗设计。电池供电的设备，尽量别用。另外，末端端接电阻必须放在接收端附近，距离接收引脚不要超过200mil。
实战中如何选择端接电阻
这个问题，我每次带新人都会问。答案不是固定的，要看场景。下面是我总结的决策流程：
具体到电阻值的选择，我一般按这几步来：
- 查驱动器的输出阻抗Ro——很多芯片datasheet会给出，通常在10~30Ω之间。没给的话，用IBIS模型提取。
- 确定传输线特性阻抗Z0——4层板以上通常设计为50Ω（单端）或90Ω（差分）。2层板不好控制，一般在70~120Ω之间。
- 计算串联电阻值：Rs = Z0 - Ro。比如Z0=50Ω，Ro=15Ω，Rs=35Ω，取标准值33Ω或36Ω。
- 用示波器验证——这是最靠谱的一步。调电阻值，看波形过冲和振铃最小的时候，就是最佳值。
我的经验：串联电阻不要一次定死。PCB上预留0402或0603的封装，调试时用可调电阻或者换不同阻值的电阻试。我一般从22Ω开始试，往上调到47Ω，看哪个阻值波形最干净。有时候理论算出来33Ω，实际试下来22Ω反而更好——因为芯片的Ro不是恒定的，跟温度、电压都有关系。
还有一个坑，我提一下：端接电阻的寄生参数。0402电阻的寄生电感大约0.5~1nH，0603的大约1~2nH。对于1GHz以上的信号，这个电感会影响端接效果。所以高速设计（DDR4以上、SerDes）尽量用0402封装，而且电阻的焊盘要小，走线要短。
最后说一句：端接不是万能的。如果PCB叠层设计不合理、参考平面不连续、过孔太多，端接也救不了。信号完整性是一个系统工程，端接只是其中一环。但这一环，往往是性价比最高的那一环。