2. Vivado 开发环境搭建：从安装到第一个工程

说实话，很多初学者一上来就急着写代码，结果卡在环境搭建上大半天。我见过太多人因为 Vivado 装不对、License 配不好，折腾一整天连个 LED 都没点亮。这一章咱们就把这些基础活儿干利索。

2.1 Vivado 安装与许可配置

Vivado 的安装包很大，动辄几十个 GB。我个人习惯在官网下载 WebPACK 版本，它免费且功能足够覆盖大部分 Zynq 开发场景。如果你做的是大规模设计，可能需要 Vivado HLx 或 Vivado ML Enterprise 版本。

2.1.1 版本选择建议

版本	适用场景	许可方式
Vivado ML Standard	个人学习、中小规模设计	免费 WebPACK License
Vivado ML Enterprise	大规模 SoC、复杂时序收敛	付费节点锁定/浮动许可
Vivado HLx	高层次综合（HLS）与 System Generator	付费许可

我建议初学者直接装 Vivado ML Standard，安装时勾选 Zynq-7000 器件库就够了。别一股脑全选，不然硬盘空间分分钟爆炸。

2.1.2 安装步骤（Windows 为例）

1. 下载安装包：从 Xilinx 官网下载 Vivado 统一安装程序（约 100MB 的引导程序）。
2. 运行安装程序：双击 xsetup.exe，选择 Vivado ML Standard 版本。
3. 选择器件：在 "Product" 页面勾选 Zynq-7000 和 Artix-7（如果你用黑金或米联的板子）。
4. 安装路径：不要用中文路径！不要有空格！我习惯用 D:/Xilinx/Vivado/2024.1。
5. 等待安装：这个过程大概 30 分钟到 1 小时，取决于你的硬盘速度。

2.1.3 许可配置

安装完成后，第一次启动 Vivado 会提示你配置 License。这里分两种情况：

• 免费 WebPACK License：在 Xilinx 官网注册账号，登录后进入 "Licensing" 页面，生成一个 .lic 文件。然后在 Vivado 中点击 Help → Manage License → Load License 导入即可。
• 付费浮动 License：需要配置 License 服务器地址。在 Vivado 中设置 XILINXD_LICENSE_FILE 环境变量，指向 2100@your_server_ip。

嗯，这里要注意：免费 License 只支持部分器件（比如 Zynq-7010/7020），如果你用的是 Zynq-7030/7045，就得买付费许可了。

2.2 Vivado 工程创建流程

环境搭好了，咱们来建第一个工程。说白了，Vivado 的工程管理就是 RTL 代码 + 约束文件 + IP 核 + 比特流 的组合。我带你走一遍标准流程。

2.2.1 创建新工程

1. 打开 Vivado，点击 Create Project。
2. 输入工程名和路径。我习惯用 led_blink 这种见名知意的名字。
3. 选择 RTL Project，勾选 Do not specify sources at this time（后面再添加）。
4. 选择器件：在 Parts 里搜索你的 FPGA 型号，比如 xc7z020clg484-1（Zynq-7020）。
5. 点击 Finish，工程创建完成。

2.2.2 添加设计源文件

工程建好后，在 Sources 面板右键 → Add Sources，选择 Add or create design sources。你可以直接写一个简单的 Verilog 文件：

module led_blink (
    input  wire clk,
    input  wire rst_n,
    output reg  led
);

reg [24:0] counter;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        counter <= 25'd0;
    else
        counter <= counter + 1'b1;
end

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        led <= 1'b0;
    else if (counter == 25'd24_999_999)
        led <= ~led;
end

endmodule

这段代码实现了一个 50MHz 时钟下的 LED 闪烁（每 0.5 秒翻转一次）。你想想看，是不是很简单？

2.2.3 添加约束文件

在 Sources 面板右键 → Add Sources，选择 Add or create constraints。新建一个 .xdc 文件，写入引脚约束：

set_property PACKAGE_PIN Y9 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]

set_property PACKAGE_PIN U18 [get_ports rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n]

set_property PACKAGE_PIN T22 [get_ports led]
set_property IOSTANDARD LVCMOS33 [get_ports led]

这里要注意：引脚编号一定要查你的板卡原理图，别照抄我的。我曾经有个学生把时钟引脚写错了，仿真没问题，上板就是不跑，查了两天才发现是约束写错了。

2.2.4 综合、实现与生成比特流

在 Flow Navigator 面板中，按顺序点击：

1. Run Synthesis：综合，把 RTL 代码转换成门级网表。
2. Run Implementation：实现，包括布局布线和时序优化。
3. Generate Bitstream：生成比特流文件（.bit），这是最终烧录到 FPGA 的文件。

整个过程大概 5-10 分钟。如果综合或实现时报错，别慌，看 Messages 面板里的红色错误信息，大部分都是语法错误或约束冲突。

2.3 IP Integrator（IPI）基础使用

IP Integrator 是 Vivado 里我最喜欢的工具。说白了，它就是图形化的 IP 核连线工具。你不需要写一行 Verilog，就能搭出一个完整的 Zynq 系统。

2.3.1 创建 Block Design

1. 在 Flow Navigator 中点击 Create Block Design。
2. 输入设计名称，比如 system。
3. 在打开的 Diagram 窗口中，点击 + 按钮添加 IP 核。
4. 搜索 ZYNQ7 Processing System，双击添加。
5. 双击 Zynq IP 核，配置处理器参数（时钟频率、DDR 类型、外设接口等）。

我个人习惯在配置 Zynq IP 时，先点 Presets 选择板卡对应的预设（如果有的话），这样大部分参数就自动填好了。

2.3.2 自动连线与验证

添加完 IP 核后，点击 Diagram 窗口上方的 Run Block Automation，Vivado 会自动帮你连好 Zynq 的 DDR、时钟、复位等关键信号。你只需要手动连接自定义的外设 IP 即可。

举个例子，如果你想加一个 AXI GPIO 来控制 LED：

1. 点击 + 添加 AXI GPIO IP 核。
2. 双击配置 GPIO 位宽为 1，方向为 Output。
3. 点击 Run Connection Automation，选择 All Automation，Vivado 会自动把 AXI GPIO 的 S_AXI 接口连到 Zynq 的 M_AXI_GP0 上。
4. 右键点击 GPIO 的 GPIO 输出引脚，选择 Make External，生成外部端口。

你想想看，整个过程是不是像搭积木一样？

2.3.3 生成顶层 HDL 包装

Block Design 完成后，在 Sources 面板中右键点击你的 Block Design（.bd 文件），选择 Create HDL Wrapper。Vivado 会自动生成一个顶层 Verilog 文件，把 Block Design 实例化进去。

然后你就可以像普通工程一样，进行综合、实现和生成比特流了。

2.4 本章知识体系

下面这张图帮你梳理了本章的核心逻辑：

这张图把本章的三个核心模块串起来了。你从安装配置开始，到工程创建，再到 IPI 图形化设计，每一步都是下一步的基础。