3. SPI硬件设计：从电气特性到实战排障

硬件设计这事儿，说难不难，说简单也不简单。SPI接口看起来就几条线，但真要把它跑稳了，电气特性、PCB布局这些细节一个都不能马虎。我见过太多工程师，软件调得飞起，一上硬件就翻车——说白了，就是硬件底子没打好。

3.1 SPI接口电气特性

先聊聊最基本的。SPI接口有四条核心信号线：SCLK（时钟）、MOSI（主出从入）、MISO（主入从出）、CS（片选）。这些信号的电平标准，常见的有两种：

参数	3.3V CMOS	5V TTL
VIH（输入高电平）	≥ 2.0V	≥ 2.0V
VIL（输入低电平）	≤ 0.8V	≤ 0.8V
VOH（输出高电平）	≥ 2.4V	≥ 2.4V
VOL（输出低电平）	≤ 0.4V	≤ 0.4V
驱动能力	±4mA ~ ±8mA	±8mA ~ ±16mA

嗯，这里要注意：3.3V和5V器件混接时，电平转换是必须的。我早期一个项目，直接把3.3V的STM32和5V的Flash焊在一起，结果通信时好时坏。查了两天才发现是MISO引脚被5V电平灌坏了——从那以后，电平转换芯片就成了我的标配。

3.2 上拉电阻与终端匹配

上拉电阻这事儿，很多人觉得随便焊一个就行。其实不然。

CS片选信号：必须上拉！为什么？因为CS是高电平有效（或低电平有效）的使能信号。如果CS浮空，主设备没选中它，从设备也可能误触发。我习惯在CS引脚上放一个4.7kΩ~10kΩ的上拉电阻，确保空闲时CS处于无效电平。

SCLK时钟信号：一般不需要上拉。但如果走线较长，或者环境干扰大，可以在源端串一个22Ω~33Ω的电阻。这个电阻的作用是抑制过冲和振铃。我记得有一次调试SPI Flash，波形上有个明显的过冲，串了个33Ω电阻后，波形干净得像教科书一样。

MISO/MOSI数据线：通常不需要上拉。但如果从设备是三态输出，且总线上挂了多个从设备，那MISO线建议上拉，防止总线浮空时误读数据。

终端匹配：当SPI时钟频率超过20MHz，或者走线长度超过10cm时，信号反射就成了大问题。终端匹配电阻一般放在接收端，阻值等于传输线特征阻抗（常见50Ω或75Ω）。但SPI是单向信号，所以只在接收端做匹配就够了。

3.3 PCB布局要点

PCB布局这事儿，我踩过的坑比走过的路还多。直接上干货：

1. 信号线等长：SCLK、MOSI、MISO这三条线，尽量保持等长。误差控制在±5mm以内。为什么？因为不等长会导致信号到达时间不一致，高速时直接破坏时序。
2. 时钟线优先：SCLK是SPI的心脏。布局时，SCLK走线要最短，远离其他高频信号（如PWM、DCDC开关节点）。我习惯在SCLK两侧包地，减少串扰。
3. 地平面完整：SPI信号下方必须有完整的地平面。不要跨分割！不要跨分割！不要跨分割！重要的事情说三遍。跨分割会导致信号回路面积增大，辐射和串扰都会恶化。
4. 去耦电容：每个SPI器件旁边放一个0.1μF的陶瓷电容，尽量靠近电源引脚。我一般还会加一个10μF的钽电容做储能。
5. 避免直角走线：直角走线会改变特征阻抗，产生反射。用45度斜角或圆弧走线。

3.4 常见硬件故障排查

这部分是我最想跟你分享的。硬件出问题，别慌，按步骤来：

故障1：通信完全不通

• 检查供电：用万用表量每个器件的VCC和GND。我遇到过好几次，芯片没焊好，电源脚虚焊。
• 检查电平：用示波器看SCLK有没有波形。没有波形？查主设备SPI配置和时钟使能。
• 检查CS：CS有没有被拉低？CS极性对不对？

故障2：数据错位或丢包

• 检查时序：用示波器抓SCLK和MOSI/MISO的波形，看数据是否在时钟边沿稳定。我曾经遇到一个案子，从设备要求数据在时钟上升沿采样，但主设备配置成了下降沿——调一下CPOL/CPHA就好了。
• 检查信号质量：看波形有没有过冲、振铃、台阶。有的话，加串阻或调整驱动强度。
• 检查地线：地线回路太长或太细，会导致信号参考电位不稳。

故障3：偶尔通信失败

• 检查电源噪声：用示波器AC耦合看电源纹波。超过100mV的纹波，建议加LC滤波。
• 检查干扰源：SPI走线旁边有没有DCDC、电机驱动、继电器？这些强干扰源要远离。
• 检查温度：有些器件在高温下驱动能力下降。我有个项目，常温下好好的，一进高温箱就挂——后来发现是Flash芯片的MISO驱动电流随温度升高而降低，导致信号幅度不够。

3.5 SPI硬件设计知识体系

下面这张图，是我自己总结的SPI硬件设计知识体系。你把它存下来，做项目时对照着检查，能省不少事。

好了，SPI硬件设计这块就聊到这儿。记住一句话：硬件设计是软件调试的基石。底子打好了，后面调驱动才能顺风顺水。