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基于Zynq的FPGA加速算法与Linux驱动协同开发实战

共计 30 章节
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01
Zynq平台概述
Zynq-7000系列架构 · PS与PL协同工作原理 · 开发环境搭建（Vivado + Vi…
Zynq平台概述
02
FPGA基础与Verilog实战
组合逻辑与时序逻辑 · 有限状态机设计 · AXI4-Stream接口实战
FPGAVerilog
03
Vivado HLS与高层次综合
C/C++转RTL · 流水线与数据流优化 · 接口综合与pragma指令
VivadoHLS
04
AXI4总线协议详解
AXI4-Full · AXI4-Lite · AXI4-Stream协议分析
AXI4总线协议详解
05
自定义IP核封装
Vivado IP Packager… · AXI4-Lite从设备IP设计 · 寄存器映射
IP自定义
06
Block Design与系统集成
Vivado Block Desig… · PS与PL互联 · 中断与DMA配置
BlockDesign
07
FPGA加速算法设计（一）
矩阵乘法加速 · 数据分块与乒乓操作 · 流水线设计
FPGA加速算法设计
08
FPGA加速算法设计（二）
卷积神经网络（CNN）前向推理加速 · Winograd算法
FPGA加速算法设计
09
FPGA加速算法设计（三）
FFT与信号处理加速 · CORDIC算法实现
FPGA加速算法设计
10
FPGA加速算法设计（四）
排序与搜索算法加速 · 并行归并排序
FPGA加速算法设计
11
Vitis统一软件平台
Vitis IDE使用 · Xilinx Runtime (XR… · OpenCL编程模型
Vitis统一软件平台
12
Linux驱动开发基础
字符设备驱动框架 · file_operations结构体 · 模块加载与卸载
Linux驱动开发基础
13
设备树与平台驱动
设备树语法 · platform_driver注册 · 设备树匹配与资源获取
设备树平台驱动
14
内存映射与DMA驱动
mmap实现 · CMA与DMA-API · SG-DMA与一致性DMA
DMA内存映射
15
中断处理与底半部机制
request_irq · tasklet与workqueue · 中断共享与顶半部
断处理底半部机制
16
UIO与VFIO用户态驱动
UIO框架原理 · VFIO直通与安全 · 用户态中断处理
UIOVFIO
17
FPGA重配置驱动
PCAP接口 · 部分重配置（PR）驱动 · devicetree overlay
FPGA重配置驱动
18
Linux内核与FPGA数据交互
sysfs与debugfs接口 · ioctl命令设计 · mmap共享内存
LinuxFPGA
19
性能监控与调优
perf工具 · ftrace跟踪 · FPGA内部ILA与Vivado逻辑…
性能监控调优
20
实战项目一
基于AXI-DMA的高速数据采集系统…
实战项目一AXI-DMA
21
实战项目二
实时视频处理管线（MIPI输入 ->…
实战项目二MIPI
22
实战项目三
神经网络推理加速器（ResNet-5…
实战项目三ResNet-5
23
实战项目四
软件定义无线电（SDR）基带处理（O…
实战项目四SDR
24
实战项目五
工业以太网与实时控制（EtherCA…
实战项目五EtherCA
25
调试与验证方法论
仿真与硬件协同仿真 · ChipScope与Vivado L… · Linux内核调试
调试验证方法论
26
安全与可靠性设计
比特流加密 · 安全启动 · ECC内存保护
安全可靠性设计
27
性能优化进阶
多通道DMA · Cache一致性 · NUMA感知
性能优化进阶DMA
28
Zynq UltraScale+ MPSoC
异构多核架构 · RPU与APU协同 · VCU视频编解码
ZynqUltraScale+
29
Versal ACAP与AI Engine
AI Engine架构 · 自适应数据流 · Versal开发流程
VersalACAP
30
课程总结与未来展望
异构计算趋势 · RISC-V与FPGA融合 · 开源硬件生态
课程总结未来展望