VIP10
本课程属于：049-Zynq嵌入式系统设计 嵌入式基础与RISC-V · 共 10 门相关课程，组合学习更完整。
查看所属VIP全部课程 →
← 返回所属目录 咨询 / 购买

FPGA加速算法在Zynq平台上的调试与验证实战

共计 30 章节
点击此处阅读海量试读课程：100+行业、1000+细分领域
01
Zynq平台概述
Zynq架构简介（PS与PL） · Zynq-7000系列选型指南 · 开发板介绍（Zedboard
Zynq平台概述
02
开发环境搭建
Vivado安装与配置 · Vitis IDE安装 · SDK环境准备
开发环境搭建Vivado
03
硬件描述语言基础
Verilog HDL语法速览 · 组合逻辑与时序逻辑 · 状态机设计
硬件描述语言基础Verilog
04
AXI总线协议
AXI4-Stream · AXI4-Lite · AXI4-Full协议详解
AXI总线协议
05
Vivado HLS入门
HLS开发流程 · C/C++代码综合 · 接口综合（ap_int
VivadoHLS
06
第一个HLS加速器
矩阵乘法加速器设计 · C仿真与C/RTL协同仿真 · IP封装与导出
HLS第一个
07
Vivado Block Design
IP集成器使用 · Zynq Processing Sy… · DMA与HP接口连接
VivadoBlock
08
比特流生成与导出
综合 · 实现 · 生成比特流
比特流生成导出
09
Vitis平台开发
创建Vitis平台工程 · 导入XSA · 编写裸机应用程序
Vitis平台开发
10
AXI DMA驱动开发
DMA初始化 · 描述符链配置 · 中断处理
AXIDMA
11
FPGA加速卷积神经网络（CNN）
卷积层硬件加速设计 · 池化层实现 · 激活函数（ReLU）硬件化
FPGACNN
12
FFT加速器设计
Cooley-Tukey算法硬件实现 · 定点数处理 · 流水线结构
FFT加速器设计
13
Sobel边缘检测加速器
图像预处理 · 行缓冲设计 · 卷积核并行化
Sobel边缘检测加速器
14
排序算法加速
并行冒泡排序 · 双调排序（Bitonic Sort）… · 比较器网络
排序算法加速并行冒泡排序
15
随机数生成器加速
线性反馈移位寄存器（LFSR） · Mersenne Twister硬件… · 并行多通道输出
随机数生成器加速LFSR
16
调试工具入门
Vivado Logic Analy… · Vitis Debugger · 波形查看与分析
调试工具入门Vivado
17
ILA实战
插入ILA IP核 · 设置触发条件 · 捕获信号
ILAIP
18
Vitis性能分析
性能计数器（Performance… · Profiling工具 · 瓶颈定位
Vitis性能分析
19
常见调试陷阱
时序违例 · 数据冒险 · 死锁
常见调试陷阱时序违例
20
验证方法论
仿真验证（RTL仿真） · 形式验证 · 硬件在环验证（HIL）
验证方法论RTL
21
UVM验证基础
UVM框架简介 · sequence · driver
UVM验证基础
22
协同仿真（Co-simulation）
HLS C/RTL协同仿真 · SystemC与Verilog联合仿… · 混合精度验证
Co-simulatio…协同仿真
23
性能优化策略
流水线深度优化 · 数据并行度调整 · 存储带宽优化
性能优化策略流水线深度优化
24
功耗优化
动态功耗管理 · 时钟门控 · 操作数隔离
功耗优化动态功耗管理
25
多加速器系统集成
多IP核互联 · 共享内存仲裁 · 任务调度
多加速器系统集成IP
26
实时操作系统（RTOS）集成
FreeRTOS在Zynq上的移植 · 多任务管理 · 加速器任务调度
RTOS实时操作系统
27
Linux驱动开发
字符设备驱动 · Platform驱动 · DMA驱动
Linux驱动开发
28
PYNQ框架入门
PYNQ环境搭建 · Overlay加载 · Python与FPGA交互
PYNQ框架入门
29
项目实战
实时视频处理系统：摄像头输入 · FPGA预处理（缩放/滤波） · HLS加速
项目实战实时视频处理系统
30
项目实战
端侧AI推理加速器 · 权重加载 · 卷积加速
项目实战AI