VIP10

本课程属于：049-Zynq嵌入式系统设计 嵌入式基础与RISC-V · 共 10 门相关课程，组合学习更完整。

查看所属VIP全部课程 →

← 返回所属目录咨询 / 购买

基于Zynq的AXI总线PL与PS通信故障定位实战

共计 30 章节

点击此处阅读海量试读课程：100+行业、1000+细分领域

课程导论与实验环境搭建

Zynq架构概览 · AXI总线协议基础 · Vivado与Vitis开发环境安装…

课程导论实验环境搭建

AXI4-Lite接口原理与寄存器映射

AXI4-Lite信号定义 · 握手协议 · 寄存器地址映射机制

AXI4-Lite接口原理

Vivado Block Design搭建PS与PL通信工程

创建Vivado工程 · 添加Zynq PS核 · 配置M_AXI_GP0接口

自定义AXI4-Lite IP核封装

使用Vivado IP Packag… · 添加用户逻辑寄存器

PL端AXI从机逻辑设计（Verilog）

状态机实现AXI4-Lite从机 · 读写响应逻辑编写

PS端C代码驱动开发

Xilinx Xil_In32/Xi… · 地址映射与读写操作

PS端C代码驱动开发

基础读写验证实验

PS写数据到PL寄存器 · PL回读数据 · 串口打印验证

基础读写验证实验PS

AXI4-Stream接口原理与数据流

AXI4-Stream信号定义 · TDATA/TVALID/TREAD… · 数据包传输

AXI4-Stream接口原理

AXI4-Stream FIFO IP核使用

AXI4-Stream Data F… · PL与PS数据流交互

AXI4-StreamFIFO

DMA原理与AXI DMA IP核配置

Scatter/Gather DMA… · 寄存器配置

PS通过AXI DMA搬运数据到PL

C代码配置DMA · 启动传输 · 中断处理

PL通过AXI DMA回传数据到PS

PL逻辑产生数据 · DMA写通道配置 · DDR存储验证

AXI4-Full接口与高性能传输

AXI4-Full突发传输 · 地址增量 · 数据交织

AXI4-Full接口

AXI Interconnect与多主多从拓扑

AXI Interconnect I… · 地址映射 · 仲裁机制

AXIInterconnect

中断机制与PS-PL中断交互

Zynq中断控制器 · PL到PS中断路由 · 中断服务程序编写

调试工具链介绍

ILA（集成逻辑分析仪） · VIO（虚拟IO） · SDK Debugger

调试工具链介绍ILA

抓取AXI总线波形：添加ILA核 · 设置触发条件 · 分析读写时序

动态控制PL逻辑：VIO输出控制信号 · 输入监控状态 · 在线调试

AXI总线挂死（Deadlock） · 波形定位与修复

常见故障1AXI

数据错位与字节序问题：大小端不一致 · 数据对齐错误 · 调试方法

常见故障2数据错位

DMA传输超时与中断丢失 · 中断标志未清除 · 优先级问题

常见故障3DMA

地址映射错误与访问越界 · PL地址重叠 · MMU配置

常见故障4地址映射错误

时序违例与建立/保持时间问题 · 约束文件编写 · 时序报告分析

常见故障5时序违例

性能分析与带宽测试

AXI总线带宽计算 · 实际吞吐量测量 · 瓶颈定位

性能分析带宽测试

多通道数据传输与仲裁实战

多个PL模块同时访问PS DDR · 优先级配置 · 带宽分配

多通道数据传输仲裁实战

AXI总线安全与隔离

TrustZone与AXI保护 · 非安全访问过滤 · 隔离区配置

AXI总线安全

高速数据采集系统：ADC接口PL采集 · DMA传输到PS · DDR存储与显示

实战项目1ADC

视频帧缓存与显示：VDMA配置 · PL视频流处理 · HDMI输出

实战项目2VDMA

软件定义无线电（SDR）基带处理 · PS控制参数 · AXI-Lite配置

实战项目3SDR

课程总结与进阶方向

常见设计模式 · 性能优化技巧 · 下一步学习路径（PCIe/高速串行）

课程总结进阶方向