3. 硬件描述语言基础：Verilog/VHDL语法要点、模块化设计、仿真与综合

说实话，很多初学者一上来就纠结“学Verilog还是VHDL”。我的建议很直接——在Zynq这种平台做开发，Verilog是主流。为什么？因为Xilinx的IP核、参考设计、社区代码，十有八九都是Verilog。VHDL当然也能用，但你会发现自己像个异类，到处都要做格式转换。

不过话说回来，语言只是工具。真正值钱的是硬件思维。你写的是代码，但脑子里想的必须是寄存器、组合逻辑、连线。这个坎过不去，写再多代码也是软件思维，综合出来一堆你意想不到的电路。

3.1 Verilog与VHDL的核心差异

我两种语言都用过，简单说说我的感受。

对比维度	Verilog	VHDL
语法风格	类C，简洁灵活	类Ada，严谨冗长
数据类型	reg/wire，相对简单	std_logic/std_logic_vector，强类型
设计粒度	模块(module)为单位	实体(entity)+结构体(architecture)
仿真控制	`timescale + initial块	process + wait语句
工业生态	IP核、EDA工具支持更广	军工、航天领域仍有优势

我个人习惯用Verilog做原型开发，VHDL做安全关键系统。但在Zynq课程里，我们统一用Verilog。你想想看，一个工程里既有ARM代码又有FPGA逻辑，语言再搞两套，调试起来太痛苦了。

3.2 Verilog语法要点——够用就行

我不打算给你一本语法手册。那种东西官网有，比我写得好。我只讲三个最核心、最容易出错的点。

3.2.1 模块声明与端口

每个Verilog设计都是从module开始，到endmodule结束。端口分三种：input、output、inout。inout我建议新手慎用，双向总线处理不好就是信号冲突。

module led_controller (
    input  wire        clk,        // 系统时钟
    input  wire        rst_n,      // 异步复位，低有效
    input  wire [3:0]  brightness, // 亮度等级
    output reg  [7:0]  led_pwm     // PWM输出
);

// 内部逻辑写在这里

endmodule

注意看，我用了rst_n这个命名。这是个小习惯——信号名后面加_n表示低有效。团队协作时，看一眼名字就知道电平逻辑，不用到处翻文档。

3.2.2 阻塞赋值与非阻塞赋值

这是新手翻车最多的地方。我在项目中遇到过不止一次，仿真跑得好好的，上板就乱套。查到最后，全是赋值方式用错了。

为什么会这样？因为综合工具对这两种赋值的处理方式完全不同。阻塞赋值是“立即生效”，非阻塞赋值是“并行交换”。你想想看，如果寄存器赋值用了阻塞式，那综合出来的电路就不是你想要的触发器链了。

// 正确的时序逻辑写法
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter <= 8'd0;
        flag    <= 1'b0;
    end else begin
        counter <= counter + 1'b1;
        if (counter == 8'd255)
            flag <= 1'b1;
    end
end

3.2.3 组合逻辑的敏感列表

写组合逻辑时，always块的敏感列表必须列全所有输入信号。漏一个，综合出来的就是锁存器(latch)。锁存器这东西，时序难分析，面积还大，能不用就不用。

// 组合逻辑：敏感列表要完整
always @(*) begin
    if (sel)
        out = a + b;
    else
        out = a - b;
end

用 always @(*) 是偷懒但安全的写法。综合工具会自动推导敏感列表，不会漏信号。

3.3 模块化设计——把大问题拆小

FPGA设计跟写软件一样，忌讳一个文件写几千行。我见过最夸张的，一个模块写了3000行，里面什么功能都揉在一起。仿真跑一次半小时，改一行代码要重新综合两小时。这种项目，谁接手谁崩溃。

模块化设计的原则很简单：

• 单一职责：一个模块只做一件事
• 接口清晰：端口定义要明确，不要搞隐含依赖
• 层次化：顶层只做连线，具体功能交给子模块

举个例子，一个UART接收模块，可以拆成：

• uart_rx_baud_gen：波特率时钟生成
• uart_rx_sampler：数据采样与边沿检测
• uart_rx_fsm：接收状态机
• uart_rx_fifo：接收缓冲FIFO

每个模块独立仿真、独立验证。最后在顶层用wire连起来。哪个环节出问题，直接定位到对应模块，不用大海捞针。

3.4 仿真与综合——两个世界

很多新手以为仿真过了就万事大吉。嗯，我曾经也这么想。直到有一次，一个计数器在仿真里完美运行，上板后每隔几百个周期就跳一个数。查了三天，发现是综合工具把某个信号优化掉了。

仿真和综合，本质上是两个不同的世界：

维度	仿真	综合
目的	验证功能正确性	映射到实际硬件资源
时间模型	理想延迟或指定延迟	实际门级延迟+布线延迟
可综合语法	几乎全部Verilog语法	只支持RTL子集
常见陷阱	initial块、#延迟、force语句	锁存器、组合反馈、多驱动

3.5 知识体系总览

下面这张图，是我对本章知识结构的总结。你可以把它当作学习路线图。

3.6 避坑指南——我踩过的雷

最后分享几个实战中容易踩的坑。这些都是真金白银换来的教训。