2. MCX硬件平台与AI加速能力

在MCX eIQ边缘AI部署工程中，选型的第一步不是看模型，而是看芯片能不能“装得下、算得动、接得上”。MCX系列面向边缘节点，核心矛盾通常不是绝对算力，而是算力、内存、外设三者的匹配关系。本节围绕MCX N系列与MCX A系列，说明目标芯片的算力构成、内存资源、外设条件，以及NPU、DSP与CMSIS-NN之间的协同分工。

一、MCX N与MCX A的定位差异

MCX N系列是带神经处理单元（NPU）的高性能MCU，典型如MCX N947，主频可达150MHz，内置eIQ Neutron NPU，并配有DSP扩展与较大容量片上SRAM。它适合关键词唤醒、视觉分类、异常检测等需要持续推理的场景。MCX A系列定位通用主流MCU，通常不带独立NPU，依靠Cortex-M33内核配合DSP指令与CMSIS-NN软件库完成轻量推理，适合成本敏感、模型极小的应用。

因此，选型判断可以归纳为：模型是否必须用NPU加速。若模型参数量在几十KB到数百KB、算子以卷积和全连接为主，MCX N的NPU能显著降低单次推理延迟与CPU占用；若模型只有几KB、以简单分类或阈值判断为主，MCX A用CMSIS-NN即可满足，且成本与功耗更优。

二、算力、内存与外设的资源账

评估MCX平台能否承载AI任务，需要同时核算三类资源。算力方面，MCX N的NPU提供独立的MAC阵列，适合定点卷积运算；DSP扩展支持SIMD与饱和运算，适合滤波、FFT、特征提取；Cortex-M33内核负责控制流、协议栈与调度。内存方面，片上SRAM要同时容纳模型权重、激活张量、输入输出缓冲与运行时栈，通常需要预留20%以上余量。外设方面，AI节点常需要I2S/PDM麦克风、CSI摄像头、SPI/I2C传感器、UART调试与定时器触发采样。

下面这张图给出MCX N平台上NPU、DSP、CPU与CMSIS-NN的协同关系，以及数据从传感器到推理输出的流向。

三、NPU、DSP与CMSIS-NN的分工

三者不是替代关系，而是分层协作。NPU负责最耗时的定点卷积与矩阵乘，MCX N的Neutron NPU通过专用指令集和本地缓存减少CPU干预。DSP扩展负责推理前后的信号处理，例如对麦克风原始PCM做预加重、分帧、加窗和MFCC特征提取，这些操作用SIMD指令比纯C循环快数倍。CMSIS-NN则是软件层的算子库，提供卷积、池化、全连接、激活等函数的优化实现，既可在无NPU的MCX A上独立运行，也可在MCX N上作为NPU未覆盖算子的补充。

实际部署时，典型分工是：DSP做特征提取，NPU跑主模型，CMSIS-NN处理模型尾部的小算子和后处理。这样既发挥NPU的吞吐优势，又避免为少量算子单独写内核。

四、选型与资源核算示例

假设一个关键词唤醒任务，输入为16kHz单声道音频，帧长40ms，特征为13维MFCC，模型为3层卷积加2层全连接，权重约120KB，激活峰值约80KB。核算过程如下：

• 模型存储：120KB权重 + 80KB激活 + 20KB输入输出缓冲 ≈ 220KB，MCX N947的SRAM可满足，MCX A若SRAM较小则需压缩模型或降低帧率。
• 算力需求：每帧约2.5M MAC，若每秒25帧，则约62.5M MAC/s。MCX N的NPU可轻松承担，CPU占用可控制在10%以内；MCX A用CMSIS-NN时CPU占用可能超过50%，需评估实时性。
• 外设匹配：需确认I2S或PDM接口数量、DMA通道是否足够，避免采样与推理争抢总线。

五、CMSIS-NN在MCX上的使用要点

CMSIS-NN针对Cortex-M的DSP指令做了深度优化，使用时需注意数据布局。卷积层通常采用NHWC格式，权重按特定顺序排列，量化参数以每通道或每张量方式传入。若在MCX N上同时使用NPU，需确认NPU编译器支持的算子列表，未覆盖的算子回退到CMSIS-NN，并保证两者之间的张量格式一致，避免额外的转置开销。

// CMSIS-NN 卷积调用示例（伪代码）
arm_convolve_s8(&ctx,
    &input_tensor,   // NHWC, int8
    &filter_tensor,  // 量化权重
    &bias_tensor,
    &output_tensor,
    &conv_params);   // 步长、填充、激活范围

量化是协同的关键。NPU与CMSIS-NN都偏好int8，训练后量化需校准输入分布，确保激活值落在[-128,127]内。若量化误差导致精度下降，可对首尾层保留更高位宽，中间层用int8，兼顾精度与速度。

六、平台能力对照

理解这些资源与协同关系后，后续的模型转换、量化与部署才有明确的约束边界。选型不是追求最高算力，而是让模型、内存与外设在目标芯片上形成可稳定运行的闭环。