📚 课程目录第2章 RX CPU架构与实时性保障机制

2. RX CPU架构与实时性保障机制

RX系列MCU能在工业实时控制中占据一席之地，核心并不只是主频高，而是CPU内核在“指令执行效率”和“中断响应确定性”之间做了针对性设计。RXv2与RXv3两代内核在流水线、寄存器组、DSP/FPU扩展上逐步增强，理解这些结构，才能解释为什么同样的中断优先级配置，在不同代码路径下会表现出不同的响应抖动。

流水线与指令执行的基本节奏

RX采用5级流水线：取指（IF）、译码（D）、执行（E）、访存（M）、写回（WB）。多数算术与逻辑指令可在E级完成，但涉及存储器访问的指令会占用M级，跳转和中断则会打断流水线填充。RXv2在分支预测和流水线旁路上做了优化，RXv3进一步缩短了部分指令的延迟并增强了FPU流水能力。对实时性而言，关键不是平均CPI，而是“最坏情况下的指令序列长度”——中断服务程序（ISR）入口处若包含多条访存指令，其执行时间会明显长于纯寄存器运算。

一个常被忽略的细节是：RX的寄存器组在中断发生时由硬件自动保存部分上下文，但并非全部。RXv3支持寄存器组（Register Bank）切换，可在中断入口快速切换通用寄存器组，减少压栈/出栈开销。若未启用寄存器组，ISR中使用的每个通用寄存器都需要软件保存，这会直接增加中断延迟。

寄存器组与上下文切换开销

RXv3的寄存器组机制允许在中断入口将当前通用寄存器组切换到另一组，从而避免逐条压栈。以RX72N为例，若启用两组寄存器组，ISR入口只需硬件保存PC和PSW，通用寄存器由Bank切换完成，上下文保存时间可从数十个周期压缩到几个周期。但寄存器组数量有限，嵌套中断时仍需软件保存，因此实际工程中常将最高优先级中断分配给独立Bank，低优先级中断走软件压栈路径。

任务切换时间与中断延迟不同：任务切换通常发生在RTOS调度器中，涉及保存当前任务全部上下文、选择新任务、恢复新任务上下文。RX上若使用FreeRTOS或Azure RTOS，任务切换时间一般在几微秒到十几微秒量级，具体取决于寄存器保存数量和是否启用FPU上下文。若任务使用了FPU，则需额外保存浮点寄存器，切换时间会显著增加。

DSP指令与FPU对实时性的影响

RXv2/RXv3支持DSP扩展指令，如乘加（MAC）、饱和运算、位操作等，适合电机控制中的电流环计算。这些指令在E级完成，但MAC类指令若涉及存储器操作数，会占用M级，延迟增加。FPU方面，RXv3的FPU支持单精度和双精度运算，但浮点指令的延迟通常高于整数指令，且FPU上下文保存会增加中断开销。在硬实时场景中，若中断频率高，应避免在ISR中执行浮点运算，或将浮点任务放在低优先级线程中。

实测代码：不同优先级下的响应抖动评估

下面给出一个基于RX72N的示例代码框架，用于测量不同中断优先级下的响应抖动。思路是：用GPT定时器产生周期性触发，在ISR入口翻转一个GPIO，用示波器或逻辑分析仪测量从触发到GPIO翻转的时间。通过改变IPR寄存器设置不同优先级，并观察抖动范围。

/* 示例：测量中断响应延迟与抖动
 * 目标：RX72N，GPT通道0周期触发，ICU.IRQ触发ISR
 * 测量点：ISR入口翻转P00，示波器测触发沿到P00沿的时间
 */

#include "iodefine.h"

volatile uint32_t g_isr_count = 0;

/* GPT0 比较匹配中断服务程序 */
void gpt0_isr(void)
{
    PORT0.PODR.BIT.B0 = 1;   /* 测量起点：ISR入口 */
    g_isr_count++;

    /* 模拟实际处理：少量寄存器运算，避免访存 */
    volatile uint32_t a = g_isr_count;
    a = a * 3 + 1;

    PORT0.PODR.BIT.B0 = 0;   /* 测量终点 */
    GPT0.GTSR.BIT.OSF0 = 0;  /* 清除中断标志 */
}

void gpt0_init(void)
{
    /* 停止GPT0 */
    GPT0.GTSTR.BIT.CST0 = 0;

    /* 设置周期：假设PCLK=120MHz，目标1kHz触发 */
    GPT0.GTPR = 119;          /* 分频后计数时钟 */
    GPT0.GTCNT = 0;
    GPT0.GTCCR = 0;
    GPT0.GTWP = 0;
    GPT0.GTSSR = 0;
    GPT0.GTIOR.BIT.IOB = 0;   /* 输出引脚功能，此处仅用中断 */

    /* 比较匹配值：120000-1 对应1kHz */
    GPT0.GTCCRA = 119999;

    /* 使能比较匹配中断 */
    GPT0.GTINT.BIT.GTINT0 = 1;

    /* 设置中断优先级：IPR寄存器，值越小优先级越高 */
    ICU.IPR[VECT_GPT0_CCMPA].BIT.IPR = 5;  /* 示例：中等优先级 */

    /* 启动GPT0 */
    GPT0.GTSTR.BIT.CST0 = 1;
}

/* 在main中调用gpt0_init()，并用示波器观察P00 */

在示例参数下（PCLK=120MHz，GPT周期1kHz），若ISR入口仅做寄存器运算，实测响应延迟通常在0.5~1.5微秒之间，抖动主要来自当前指令是否访存以及Flash等待周期。若将IPR改为更高优先级（如2），响应延迟变化不大，但抖动可能因抢占嵌套而增加。若在ISR中加入浮点运算，延迟会明显上升，且抖动范围扩大。

判断依据：若抖动峰峰值超过系统允许的实时误差（例如电机控制中电流环允许的采样偏差），则需要优化ISR入口代码、启用寄存器组、或将关键ISR复制到RAM执行。实测时应至少采集1000次触发，统计最小、最大和平均延迟，而不是只看单次波形。

优先级配置与嵌套的工程取舍

RX的中断优先级由IPR寄存器设置，数值越小优先级越高。高优先级中断可以抢占低优先级ISR，但嵌套会带来额外的上下文保存开销。工程中常见的做法是：将通信、故障保护等对延迟敏感的中断设为高优先级，将数据记录、非关键任务设为低优先级。同时，避免在ISR中调用可能阻塞的函数，避免长时间关闭中断。

另一个关键点是中断向量表的放置。RX的中断向量表通常位于Flash起始区域，若Flash等待周期较长，向量读取会增加延迟。部分型号支持将向量表重映射到RAM，或使用缓存，从而降低入口取指时间。在实测中，若发现响应延迟随代码位置变化，应检查向量表是否命中缓存。

综合来看，RXv3/RXv2的实时性保障并非单一机制，而是流水线、寄存器组、DSP/FPU、中断控制器和存储器系统的协同结果。理解每一部分的延迟贡献，才能在实测中定位抖动来源，并做出合理的优先级与代码布局决策。