3. 工业主板PCB设计与信号完整性实战

Ryzen Embedded 平台把 PCIe、USB、DisplayPort 等高速接口直接集成在 SoC 内部，工业主板能否稳定跑在 Gen3/Gen4 速率，很大程度上不取决于芯片本身，而取决于 PCB 上这几组差分对是否被“当成传输线”来对待。本节围绕叠层规划、阻抗控制、布线规则与 SI 仿真验证四条主线展开，目标是让读者拿到一份可落地的设计约束，而不是停留在“差分要等长、要包地”的口号层面。

一、先定叠层，再谈阻抗

叠层是阻抗与损耗的物理基础。工业主板常见 6 层或 8 层结构，以 8 层为例，一种兼顾成本与 SI 的典型叠层为：L1 信号（元件面）、L2 完整 GND、L3 信号、L4 电源、L5 电源、L6 信号、L7 完整 GND、L8 信号（焊接面）。高速差分对优先布在 L1/L3/L6/L8，并保证每一层都有相邻的完整参考平面，参考平面不得被分割，否则回流路径断裂会直接恶化眼图。

以 L1 表层微带线为例，若介质为 FR-4（Dk≈4.2，Df≈0.02），目标差分阻抗 85 Ω（PCIe/USB 常用）或 100 Ω（DisplayPort 常用），线宽 W、间距 S、介质厚度 H 需联立求解。工程上常用经验起点：H=0.1 mm 时，W≈0.15 mm、S≈0.2 mm 可接近 90 Ω 差分；要压到 85 Ω 可略增 W 或减小 S。内层带状线因上下均有参考面，同样阻抗下 W 更窄，需重新计算，不能直接套用表层参数。

二、阻抗控制与布线规则

阻抗控制的核心是“线宽+间距+介质厚度+铜厚”四要素。铜厚从 1 oz 变为 0.5 oz，阻抗会上升约 3~5 Ω，因此叠层表必须写明铜厚。差分对内两条线必须严格等长，长度偏差建议控制在 5 mil 以内；对内间距 S 应全程恒定，任何一处 S 突变都会造成局部阻抗不连续，形成反射。

布线规则可归纳为几条硬约束：

• 差分对全程参考同一完整平面，禁止跨分割；换层时必须在过孔旁放置回流地过孔，间距≤1 mm。
• 差分对与其它信号间距≥3W（W 为线宽），与时钟、电源等强干扰源间距≥5W。
• PCIe 差分对长度建议≤150 mm（Gen3），DisplayPort≤200 mm，USB3.2≤120 mm，超出后需评估损耗。
• 过孔数量尽量少，每个过孔引入约 0.3~0.5 nH 电感，建议每对差分过孔不超过 2 个，且成对出现。
• 拐角用 45° 或圆弧，禁止 90° 直角；差分对出线从焊盘到走线要对称，避免一侧先出。

以 PCIe Gen3 为例，若走线长度 120 mm、FR-4 在 4 GHz 的插入损耗约 0.5 dB/inch，则总损耗约 2.4 dB，加上两个过孔约 0.6 dB，合计约 3 dB，仍在协议允许的 8~10 dB 预算内。若长度翻倍到 240 mm，损耗接近 6 dB，余量明显收窄，此时应改用低损耗板材（如 Megtron 6，Df≈0.004）或缩短走线。

三、SI 仿真验证怎么做

布线完成后不能直接投板，需用 SI 工具（如 HyperLynx、ADS、Sigrity）做三项验证：阻抗连续性扫描、眼图仿真、串扰分析。仿真输入包括叠层参数、线宽间距、过孔模型、驱动/接收 IBIS 模型。以 PCIe Gen3 8 GT/s 为例，仿真眼图要求眼高≥50 mV、眼宽≥0.3 UI，若眼图闭合，优先检查阻抗突变点和过孔残桩。

下表给出一组教学示例参数（非实测，仅用于说明约束关系）：

仿真通过后，还需在实物上用 TDR（时域反射计）抽测差分阻抗，实测值应在目标值±10% 以内；若偏差过大，回到叠层表核对介质厚度与线宽。最终把叠层表、阻抗表、布线约束和仿真报告一起归档，作为量产板厂的加工依据。

四、常见问题与判断依据

实际调试中，PCIe 链路训练失败、USB 枚举不稳定、DP 无显示，往往都能追溯到 SI 问题。判断顺序建议：先看阻抗是否连续（TDR 曲线有无台阶），再看眼图是否闭合，最后查串扰与参考平面。若 TDR 在过孔处出现明显尖峰，说明过孔残桩过长，需做背钻或改用盲埋孔；若眼图整体幅度偏低，优先怀疑走线过长或板材损耗过大。

需要强调的是，仿真模型与实物之间必然存在偏差，IBIS 模型精度、板材批次差异、焊接寄生都会影响结果。因此 SI 验证不是“仿真通过就万事大吉”，而是“仿真定约束、实测做闭环”。把叠层表、阻抗表、布线约束、仿真报告和 TDR 实测数据形成一份完整的设计档案，才能让工业主板在宽温、振动、长期运行条件下保持高速链路的稳定。