2. TRACE32 系统架构与核心组件
TRACE32 并不是一个单一软件，而是一套由硬件调试探头、目标接口、主机软件模块和许可证授权共同组成的协同调试系统。理解这套架构的关键，在于分清“谁在主机侧、谁在目标侧、谁负责协议转换、谁负责授权控制”。只有把这几层关系理顺，后续配置多核 SoC、连接 FPGA 原型或对接仿真器时，才能快速定位问题出在哪一层。
一、整体分层：从主机到 SoC 的信号链
TRACE32 的典型结构自下而上可分为四层：最底层是被调试的 SoC 或 FPGA 原型，其内部包含 CPU 核、调试访问端口（DAP）、跟踪单元和片上总线；其上是目标接口，负责把探头的电气信号与 SoC 的调试引脚对接；再往上是硬件调试探头，完成协议转换、时钟同步和数据缓冲；最上层是运行在主机上的 TRACE32 软件，包括 PowerView 图形界面、调试内核和各架构支持模块。主机与探头之间通常通过 USB 3.0 或千兆以太网连接，探头与目标之间则通过 JTAG、SWD、cJTAG、Aurora、并行跟踪等接口通信。
二、硬件调试探头：协议转换与信号完整性
硬件调试探头是 TRACE32 的物理核心，常见型号如 LA-3500、PowerTrace II、CombiProbe 等。它的首要职责是协议转换：主机侧发出的是高层调试命令（如读内存、设断点），探头将其翻译成目标芯片能识别的 JTAG 或 SWD 时序。以 JTAG 为例，探头内部的状态机按照 TAP 控制器的 16 个状态迁移，把指令和数据通过 TDI/TDO 串行移入移出。对于高速跟踪，探头还负责把 Aurora 或并行 Trace 接口送来的数据打包、加时间戳并缓存，再通过 USB 或以太网传给主机。
实际连接时，探头与目标之间的信号完整性非常关键。TCK 时钟频率过高、电缆过长或电平不匹配，都会导致调试连接不稳定。例如在 1.8V 的 SoC 上使用 3.3V 探头而不加电平转换，可能直接损坏目标引脚。因此 TRACE32 探头通常支持可调电平（1.2V～3.3V）和自适应时钟，配置时应在 SYStem.JtagClock 中先设一个较低频率（如 1MHz），确认连接成功后再逐步提高。
三、目标接口：从引脚到协议的映射
目标接口是探头与 SoC 之间的“最后一公里”。它既包括物理连接器（20-pin JTAG、10-pin MIPI、HSSTP 等），也包括接口协议的选择。对于多核 SoC，常见做法是通过一个 DAP 访问多个 CPU 核，此时需要在 TRACE32 中配置 SYStem.CPU 和 CORE.ASSIGN 来指定当前调试的核。如果 SoC 支持 SWD，则只需 SWCLK 和 SWDIO 两根线，适合引脚受限的场景；但 SWD 不支持多核并行调试，多核场景仍建议使用 JTAG。
对于 FPGA 原型，接口往往不是标准 JTAG，而是通过 FPGA 的 GPIO 模拟调试时序，或使用 Xilinx/Intel 的专用调试核。此时需要确认 FPGA 工程中已例化调试桥（如 Xilinx BSCANE2 或 Intel JTAG Hub），并在 TRACE32 中加载对应的 .cmm 脚本完成初始化。
四、软件模块与许可证配置
TRACE32 软件采用模块化授权。基础安装包含 PowerView 和调试内核，但具体支持哪些架构（Arm Cortex-A、RISC-V、TriCore 等）取决于许可证文件。许可证通常绑定探头的序列号或主机 MAC 地址，分为节点锁定和浮动两种。配置时，将许可证文件放入安装目录的 license 文件夹，或在 t32start 中指定路径。若授权不足，PowerView 启动时会提示缺少对应架构的 license，此时无法加载该架构的调试模块。
一个常见的实操检查顺序是：先确认探头被主机识别（设备管理器中出现 TRACE32 设备），再确认许可证覆盖目标架构，最后确认目标接口连接和电平设置正确。这三步中任何一步失败，都会表现为“无法连接目标”，但原因完全不同。
五、与 SoC 仿真/FPGA 原型的连接方式
在流片前，TRACE32 常与 FPGA 原型或仿真器配合使用。FPGA 原型上，SoC 的调试逻辑被综合到 FPGA 中，TRACE32 通过 FPGA 的 JTAG 引脚或专用调试核访问内部信号。仿真器场景下，则通过 TCP/IP 或共享内存与仿真模型通信，TRACE32 把调试命令转换为仿真器能识别的 API 调用。两种方式的共同点是：TRACE32 仍然使用相同的 PowerView 界面和命令集，差异只在底层传输层。因此，只要接口配置正确，调试脚本和断点设置可以在真实芯片、FPGA 原型和仿真器之间复用。
SYStem.Mode Down 确认探头与 FPGA 的 JTAG 链路正常，再执行 SYStem.Up 复位并初始化调试逻辑。若 SYStem.Up 失败，优先检查 FPGA 工程中调试核的时钟是否已稳定、复位是否已释放。
六、组件关系速查
| 组件 | 所在侧 | 核心职责 | 典型配置项 |
|---|---|---|---|
| PowerView | 主机 | 图形界面与命令入口 | 窗口布局、脚本路径 |
| 调试内核 | 主机 | 断点、内存、寄存器操作 | 断点类型、内存映射 |
| 硬件探头 | 中间层 | 协议转换、时钟同步、数据缓冲 | JTAG 时钟、电平、Trace 模式 |
| 目标接口 | 目标侧 | 物理连接与协议映射 | 连接器类型、引脚定义 |
| 许可证 | 主机 | 控制架构与功能授权 | License 文件、绑定方式 |
把这张表与前面的分层图对照，可以快速判断一次连接失败应该从哪一层入手：主机识别不到探头，查 USB/网线和驱动；探头识别不到目标，查接口电平和 JTAG 时钟；目标能识别但无法调试特定核，查许可证和 CORE.ASSIGN 配置。这种分层排查思路，是后续处理多核 SoC 和复杂原型环境的基础。