📚 课程目录第3章主流RISC-V软核选型对比

3. 主流RISC-V软核选型对比

各位同学，今天我们来聊聊RISC-V处理器的核心——五级流水线。说实话，流水线这个概念，我在学校里学的时候觉得挺简单的，不就是把一条指令拆成几步嘛。直到我第一次在FPGA上跑一个真正的五级流水线RISC-V核，才发现坑比想象的多得多。

咱们先看整体结构，再逐个击破。

  核心观点： 五级流水线的本质是“空间换时间”——用硬件并行度换取更高的时钟频率。但代价是引入了结构冒险、数据冒险和控制冒险三大难题。

3.1 五级流水线总体结构

标准的RISC-V五级流水线分为：取指(IF)、译码(ID)、执行(EX)、访存(MEM)、写回(WB)。我习惯把每一级想象成一个独立的“工位”，指令像流水线上的工件一样依次经过。

下面这张图是我自己画的一个简化版结构，你可以看到数据通路和控制信号的走向。

每个流水级之间都有流水线寄存器（图中黄色块），它们负责保存上一级的结果。嗯，这里要注意：流水线寄存器不仅仅是存数据，还要存控制信号。我见过有人只存了数据没存控制信号，结果执行级拿到的控制信号全是乱的。

3.2 取指与分支预测

取指级（IF）的任务很简单：从指令存储器中读出指令，然后送到下一级。但问题来了——如果遇到分支指令，下一条指令该取哪条？

我个人习惯把分支预测分为两类：

静态预测：编译器或硬件固定规则，比如“向后跳转预测为真，向前跳转预测为假”。简单，但准确率一般。
动态预测：根据历史执行记录来预测。常见的有2位饱和计数器、分支历史表(BHT)、两级自适应预测器等。

我曾经在一个项目中偷懒，只用了最简单的“总是预测不跳转”。结果跑Dhrystone benchmark时，性能直接掉了30%。后来换成了2位饱和计数器，准确率从50%提升到了85%左右。

我的建议： 对于RISC-V软核，如果面积允许，至少用2位饱和计数器。实现代码不超过20行，但收益非常明显。

下面是一个2位饱和计数器的状态机示例：

// 2位饱和计数器状态机
// 状态: 00(强不跳) -> 01(弱不跳) -> 10(弱跳) -> 11(强跳)
// 输入: taken (实际是否跳转)
// 输出: predict_taken (预测是否跳转)

always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        state <= 2'b01;  // 初始为弱不跳
    else begin
        case (state)
            2'b00: state <= taken ? 2'b01 : 2'b00;
            2'b01: state <= taken ? 2'b10 : 2'b00;
            2'b10: state <= taken ? 2'b11 : 2'b01;
            2'b11: state <= taken ? 2'b11 : 2'b10;
        endcase
    end
end

assign predict_taken = state[1];  // 高位为1则预测跳转

你想想看，这个状态机的好处是什么？它不会因为一次错误预测就彻底翻转方向，有一定的“惯性”。这在循环分支中特别有效。

3.3 执行单元与ALU设计

执行级（EX）是处理器的“算力核心”。RISC-V的ALU需要支持：

算术运算：加、减、比较
逻辑运算：与、或、异或、移位
特殊运算：置位、条件码生成

我建议把ALU设计成模块化的，分成几个子模块：

子模块	功能	延迟（典型）
加法器	ADD/SUB/ADDI/比较	1~2级逻辑
逻辑单元	AND/OR/XOR/移位	1级逻辑
比较器	SLT/SLTU	1级逻辑
分支条件判断	BEQ/BNE/BLT/BGE等	1级逻辑

这里有个坑：加法器是ALU的时序瓶颈。如果你用行波进位加法器，32位加法可能需要32级门延迟。我建议用超前进位加法器(CLA)，虽然面积大一点，但延迟能降到4~5级门。

注意： 在FPGA上实现时，加法器可以直接用 "+" 运算符，综合工具会自动优化。但在ASIC设计中，你需要手动选择加法器结构。

下面是一个简化的ALU核心代码：

module alu #(
    parameter WIDTH = 32
)(
    input  [WIDTH-1:0] a, b,
    input  [3:0]       alu_ctrl,  // 操作码
    output [WIDTH-1:0] result,
    output             zero        // 结果为0标志
);

    wire [WIDTH-1:0] add_result = a + b;
    wire [WIDTH-1:0] sub_result = a - b;
    wire [WIDTH-1:0] slt_result = {31'b0, (a < b)};
    
    always_comb begin
        case (alu_ctrl)
            4'b0000: result = a & b;          // AND
            4'b0001: result = a | b;          // OR
            4'b0010: result = a ^ b;          // XOR
            4'b0011: result = add_result;     // ADD
            4'b0100: result = sub_result;     // SUB
            4'b0101: result = slt_result;     // SLT
            4'b0110: result = b << a[4:0];   // SLL
            4'b0111: result = b >> a[4:0];   // SRL
            default: result = {WIDTH{1'b0}};
        endcase
    end
    
    assign zero = (result == 0);

endmodule

3.4 写回与提交逻辑

写回级（WB）负责把计算结果写回寄存器堆。听起来简单，但这里有个关键问题：什么时候才算一条指令“提交”了？

在简单的五级流水线中，指令在WB级写回寄存器，就算提交了。但在支持精确异常和乱序执行的处理器中，提交逻辑要复杂得多。

我建议在写回级做两件事：

数据写回：将ALU结果或访存数据写入寄存器堆
异常检查：检查是否有异常需要处理（如非法指令、地址对齐错误等）

  避坑指南： 我曾经在写回级忘记处理“写零寄存器”的情况。RISC-V规定，x0寄存器永远是0，任何写入操作都不能改变它。如果你不做特殊处理，写回x0可能会破坏数据。

写回逻辑的典型实现：

// 写回级逻辑
always_ff @(posedge clk) begin
    if (wb_valid && wb_rd != 5'b0) begin  // 跳过x0
        regfile[wb_rd] <= wb_data;
    end
end

你可能会问：为什么要在写回级检查异常？因为异常必须保证精确性——即异常发生时，所有之前的指令都已经提交，之后的指令都没有执行。在五级流水线中，写回级是最后一级，在这里检查异常可以保证这个性质。