1. 课程导入与学习地图
各位同学好，欢迎来到《FPGA RISC-V软核仿真验证与调试实战》的第一章。我是这门课的主讲，一个在FPGA和RISC-V领域摸爬滚打了十来年的工程师。今天咱们不聊虚的，直接切入正题——先把地基打牢。
你可能会问：“为什么第一节课就要讲环境搭建？直接上代码不香吗？”
嗯，我理解这种心情。但说实话，我见过太多人卡在环境配置上，一卡就是半天。工具链没配好，后面所有实验都跑不起来。所以，咱们先把这些“脏活累活”干完，后面才能专心搞设计。
1.1 RISC-V软核概述
RISC-V，说白了就是一个开放的指令集架构（ISA）。它不像ARM那样需要授权费，也不像x86那样闭源。你想想看，这对于我们做FPGA的人来说，简直是天赐之物。
什么叫“软核”？就是可以用硬件描述语言（比如Verilog）写出来的处理器核心。你可以把它烧录到FPGA里，让它真正跑起来。我最早接触RISC-V软核是在2018年，当时用的是伯克利大学的Rocket Chip。那会儿文档少，踩了不少坑。
核心概念速览：
- RISC-V：第五代精简指令集计算机，开源、模块化、可扩展
- 软核：用HDL描述的处理器，可综合到FPGA上
- FPGA验证：在真实硬件上跑程序，比纯仿真更接近实际
RISC-V软核有很多种，从简单的单周期实现到复杂的乱序执行都有。咱们这门课会聚焦在中等复杂度的核上——既能学到架构精髓，又不会因为太复杂而迷失方向。
1.2 FPGA验证平台选型
选FPGA开发板，其实跟选车差不多。你得看预算、看需求、看扩展性。我个人习惯把FPGA验证平台分成三类：
| 类型 | 代表芯片 | 适合场景 | 参考价格 |
|---|---|---|---|
| 入门级 | Artix-7 / Cyclone IV | 学习、简单SoC原型 | ¥200-800 |
| 进阶级 | Kintex-7 / Artix UltraScale+ | 多核、复杂外设验证 | ¥1500-5000 |
| 专业级 | Virtex UltraScale+ / Stratix 10 | 高性能计算、芯片原型 | ¥10000+ |
对于咱们这门课，我建议你选一块入门级或进阶级的板子。比如Xilinx的Nexys A7或者Digilent的Arty A7，性价比都不错。我曾经用一块Artix-7的板子跑过一个五级流水线的RISC-V核，效果很好。
我的建议： 如果你手头已经有板子了，别急着买新的。先看看芯片型号，只要LUT资源在20k以上，基本都能跑咱们课上的例子。
1.3 Vivado / Questa Simulator 环境安装与配置
好，重头戏来了。咱们需要装两个工具：Vivado（做综合和实现）和Questa Simulator（做仿真）。
1.3.1 Vivado 安装要点
Vivado是Xilinx的官方工具，体积比较大（完整版大概50GB+）。我个人建议装Vivado ML Standard版，功能够用，而且免费。
安装步骤其实不复杂，但有几个坑要注意：
- 路径不要有中文——Vivado对中文路径支持很差，我曾经因为这个折腾了一下午
- 勾选“Vivado”和“Vitis”——Vitis是软件开发套件，后面写C程序会用到
- 安装目录空间留足——至少100GB空闲，不然装到一半会报错
避坑指南： 我曾经在Windows上装Vivado 2022.2，结果安装过程中杀毒软件把一些dll文件隔离了。装完后打开就报错。所以安装前，记得暂时关闭杀毒软件。
1.3.2 Questa Simulator 配置
Questa是Mentor（现属Siemens）的仿真工具，比Vivado自带的Xsim功能更强大。对于RISC-V软核验证，Questa的波形调试能力非常关键。
安装完成后，需要做一件事：把Questa的bin目录加到系统环境变量里。这样你才能在命令行里直接调用vsim命令。
# Windows 示例（路径根据实际安装位置修改）
set PATH=%PATH%;C:\questasim64_2023.1\win64
# Linux 示例
export PATH=$PATH:/opt/questasim/2023.1/linux_x86_64验证是否安装成功：打开终端，输入vsim -version，如果能看到版本号，就说明搞定了。
1.4 版本管理工具 Git 基础
做FPGA开发，版本管理太重要了。你想想看，一个RISC-V软核项目，可能有几十个Verilog文件、上百个测试用例、各种脚本和配置文件。没有Git，改错了想回退都难。
我不打算讲太多Git理论，咱们直接上手几个最常用的命令：
| 命令 | 作用 | 使用场景 |
|---|---|---|
git init |
初始化仓库 | 新建项目时 |
git add . |
暂存所有改动 | 准备提交前 |
git commit -m "msg" |
提交改动 | 完成一个功能点后 |
git log |
查看提交历史 | 想回顾改了什么 |
git checkout . |
撤销未暂存的改动 | 改错了想恢复 |
对于FPGA项目，我建议你养成一个习惯：每次综合或仿真通过后，就提交一次。这样出了问题，可以快速定位到是哪次改动引入的。
小技巧： 在项目根目录创建一个.gitignore文件，把Vivado生成的临时文件（比如.jou、.log、.xpr的备份）排除掉。不然每次提交都会带一堆没用的文件。
1.5 本章知识体系总览
为了让你对本章内容有个整体印象，我画了一张结构图。它把RISC-V软核、FPGA平台、开发工具和版本管理串在了一起。
这张图把咱们这章要讲的内容串起来了。你看，从RISC-V软核出发，到FPGA平台选型，再到开发工具配置，最后用Git管好代码——这就是一个完整的验证环境搭建流程。
好了，第一章的内容就到这里。环境搭好了，后面咱们就可以开始写代码、跑仿真了。记住，基础打牢，后面才能走得快。