3. RISC-V指令集架构入门

时序约束这东西，说白了就是告诉工具你的设计要在什么条件下工作。我刚入行那会儿，总觉得约束是可有可无的——反正综合能过就行。直到有一次，板子跑起来死活不稳定，示波器一抓，时钟沿和数据沿错位了。嗯，从那以后我再也不敢轻视约束了。

Vivado里约束命令不少，但最核心的就那么几个。今天咱们把create_clock、set_input_delay、set_output_delay和set_false_path这四条讲透。你把这几个玩明白了，80%的时序问题都能搞定。

3.1 create_clock —— 一切时序的起点

没有时钟，时序分析就无从谈起。create_clock是约束文件里第一条命令，它定义了设计的基准时钟。

基本语法很简单：

create_clock -name clk_sys -period 10.000 [get_ports clk_in]

这条命令的意思是：在端口clk_in上创建一个名为clk_sys的时钟，周期10ns，也就是100MHz。

我个人习惯把时钟命名和端口名区分开。为什么？因为一个端口可能有多条时钟路径，命名清晰了，后面分析报告时一眼就能看出来。

波形定义

有时候时钟不是50%占空比的，比如DDR接口需要特定的上升沿和下降沿位置。这时候用-waveform参数：

create_clock -name clk_ddr -period 5.000 -waveform {0.000 2.500} [get_ports clk_ddr_p]

-waveform后面跟两个值：上升沿时间和下降沿时间。默认是{0.000 period/2}，也就是50%占空比。

参数	说明	示例
-name	时钟名称，用于报告和交叉引用	-name sys_clk
-period	时钟周期，单位ns	-period 10.000
-waveform	上升沿和下降沿时间	-waveform {0.000 5.000}
[get_ports]	时钟源端口或网络	[get_ports clk_in]

3.2 set_input_delay —— 告诉工具数据什么时候来

FPGA不是孤立工作的。它外面有芯片送数据进来，比如ADC、CPU、另一片FPGA。这些外部芯片有自己的时钟和输出延迟。set_input_delay就是用来描述这个延迟的。

你想想看，如果工具不知道数据相对于时钟什么时候到达，它怎么保证内部寄存器能正确采到数据？

set_input_delay -clock clk_sys -max 2.500 [get_ports data_in*]
set_input_delay -clock clk_sys -min 0.500 [get_ports data_in*]

这里-max和-min分别代表最大和最小延迟。最大延迟用于建立时间分析，最小延迟用于保持时间分析。

我在项目中遇到过一个问题：只设了-max没设-min，结果保持时间违例了。工具默认-min为0，但实际外部芯片的输出保持时间可能比0大。嗯，这个坑我踩过。

输入延迟的计算方法

输入延迟 = 外部芯片的时钟到输出延迟（Tco）+ 板级走线延迟。一般芯片手册里会给出Tco的最小值和最大值。

3.3 set_output_delay —— 让工具知道数据什么时候该出去

和输入延迟对应，set_output_delay描述的是FPGA输出数据到外部芯片的时序要求。说白了，就是外部芯片需要数据在时钟边沿前后保持稳定多长时间。

set_output_delay -clock clk_sys -max 3.000 [get_ports data_out*]
set_output_delay -clock clk_sys -min 1.000 [get_ports data_out*]

-max对应外部芯片的建立时间要求，-min对应外部芯片的保持时间要求。

我曾经在一个项目中，外部芯片的建立时间要求是2ns，保持时间要求是0.5ns。我一开始只设了-max 2.0，结果板子跑起来偶尔出错。后来加上-min 0.5，问题就解决了。你想想看，保持时间不够会导致数据不稳定，这种问题很难排查。

约束类型	对应外部参数	典型值范围
set_input_delay -max	外部芯片Tco_max + 板级延迟	1~5 ns
set_input_delay -min	外部芯片Tco_min + 板级延迟	0.5~2 ns
set_output_delay -max	外部芯片建立时间	1~3 ns
set_output_delay -min	外部芯片保持时间	0.2~1 ns

3.4 set_false_path —— 别让工具在无关路径上浪费时间

不是所有路径都需要时序分析。比如跨时钟域的同步器路径、测试模式下的路径、上电初始化路径。这些路径如果让工具去分析，只会浪费优化资源，甚至产生假违例。

set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]

这条命令告诉工具：从clk_a到clk_b的所有路径都不需要分析。

也可以指定具体的起点和终点：

set_false_path -from [get_pins sync_reg1/D] -to [get_pins sync_reg2/Q]

3.5 知识体系总览

下面这张图把四条核心约束命令的关系梳理清楚了。你可以看到，create_clock是基础，set_input_delay和set_output_delay负责接口时序，set_false_path负责排除干扰项。

3.6 实战建议

说了这么多，我总结几条实战经验：

• 先写时钟约束——没有时钟，其他约束都白搭。我习惯在XDC文件最前面把所有时钟定义好。
• 接口约束要成对出现——-max和-min缺一不可。只设一个等于只做了一半工作。
• false path要谨慎——每次用之前问自己：这条路径真的不需要分析吗？如果答案是肯定的，再写。
• 跑完约束先看报告——Vivado的report_timing_summary会告诉你哪些路径违例了。先看全局，再定位具体问题。