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RISC-V流水线设计 CPU处理器微架构内核开发实战工程

共计 30 章节
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01
课程导入与学习地图
目标=RISC-V生态概览 · 流水线CPU设计目标 · 微架构与内核开发关系
课程导入学习地图
02
RISC-V指令集基础
目标=RV32I/RV64I核心指令… · 寄存器组织 · 寻址模式
RISC-V指令集基础
03
RISC-V特权架构与异常中断
目标=机器模式 · 用户模式 · CSR寄存器
RISC-V特权架构
04
CPU微架构基础
目标=冯诺依曼与哈佛结构 · 单周期/多周期/流水线对比 · 时序与面积功耗权衡
CPU微架构基础
05
流水线基本原理
目标=五级流水线划分（取指 · 译码 · 执行
流水线基本原理目标=五级流水线…
06
流水线冒险与解决方法
目标=结构冒险 · 数据冒险 · 控制冒险
流水线冒险解决方法
07
取指阶段设计
目标=PC生成 · 指令存储器接口 · 分支目标缓冲
取指阶段设计PC
08
译码阶段设计
目标=指令译码器 · 控制信号生成 · 寄存器堆读写
译码阶段设计目标=指令译码器
09
执行阶段设计
目标=ALU设计 · 移位器 · 比较器
执行阶段设计ALU
10
访存阶段设计
目标=数据存储器接口 · 加载/存储对齐 · 字节使能
访存阶段设计目标=数据存储器…
11
写回阶段设计
目标=写回选择 · 寄存器堆写端口 · 写回冲突
写回阶段设计目标=写回选择
12
控制单元与有限状态机
目标=主控制信号 · ALU控制 · 流水线控制
控制单元有限状态机
13
数据前递与冒险检测单元
目标=前递路径 · 优先级 · 冒险检测条件
数据前递冒险检测单元
14
分支预测与推测执行
目标=静态预测 · 动态预测 · 两位饱和计数器
分支预测推测执行
15
流水线异常与中断处理
目标=精确异常 · 异常向量 · CSR更新
流水线异常断处理
16
存储系统与缓存基础
目标=Cache映射 · 替换策略 · 写策略
存储系统缓存基础
17
总线与片上互联
目标=AMBA AXI/AHB · 总线协议 · 握手
总线片上互联
18
RTL设计与Verilog/SystemVerilog实战
目标=模块划分 · 时序逻辑 · 组合逻辑
RTLVerilog/Syst…
19
仿真验证与测试平台
目标=Testbench搭建 · 激励生成 · 参考模型
仿真验证测试平台
20
FPGA原型验证
目标=综合 · 实现 · 时序约束
FPGA原型验证
21
性能分析与优化
目标=CPI计算 · 流水线停顿分析 · 瓶颈定位
性能分析优化
22
低功耗与面积优化
目标=时钟门控 · 电源门控 · 操作数隔离
低功耗面积优化
23
多核与一致性入门
目标=多核架构 · 缓存一致性协议 · MESI
多核一致性入门
24
综合实战一
目标=搭建五级流水线RISC-V C… · 冒险处理 · 分支预测
综合实战一RISC-V
25
综合实战二
目标=添加异常中断与CSR · 异常处理 · 中断控制器
综合实战二CSR
26
综合实战三
目标=集成Cache与存储系统 · 总线接口 · 性能评估
综合实战三Cache
27
综合实战四
目标=FPGA上板与SoC集成 · 运行裸机程序 · 调试
综合实战四FPGA
28
常见问题与调试技巧
目标=流水线死锁 · 冒险遗漏 · 异常不精确
常见问题调试技巧
29
课程总结与知识体系
目标=核心知识点回顾 · 设计流程总结 · 工程经验
课程总结知识体系
30
综合提升与项目扩展
目标=超标量 · 乱序执行 · 多发射
综合提升项目扩展