3. RISC-V特权架构与异常中断

好，咱们今天聊聊处理器微架构里最核心的几个模块。说实话，很多初学者一上来就盯着流水线看，结果发现数据通路怎么连都连不通。我当年刚入行时也犯过这个错——总想着一步到位，结果调试时连个简单的 addi 指令都跑不对。

其实，微架构设计就像搭积木。你先把数据通路、控制单元、寄存器文件、ALU、立即数生成器这几块搞清楚，流水线自然就通了。咱们一个一个来拆解。

3.1 数据通路设计：指令的“高速公路”

数据通路，说白了就是指令执行时数据流动的物理路径。它由一堆组合逻辑和时序元件组成，比如多路选择器、加法器、寄存器堆、ALU 等等。

我个人习惯把数据通路分成几个阶段来画：

• 取指阶段：PC → 指令存储器 → 指令寄存器
• 译码阶段：指令 → 寄存器文件读取 → 立即数生成
• 执行阶段：ALU 运算 / 地址计算
• 访存阶段：数据存储器读写
• 写回阶段：结果写回寄存器文件

你想想看，每个阶段之间都需要流水线寄存器来暂存中间结果。这就是为什么 RISC-V 的 5 级流水线里，每两级之间都有一个 IF/ID、ID/EX、EX/MEM、MEM/WB 寄存器。

我曾经在一个项目里，为了省面积把数据通路里的多路选择器砍掉了一个，结果导致 jalr 指令的跳转地址算错了。嗯，从那以后我再也不敢在数据通路上偷工减料了。

3.2 控制单元设计：指令的“交通警察”

控制单元负责根据指令的 opcode 和 funct3/funct7 字段，生成所有控制信号。这些信号告诉数据通路里的每个元件：该干什么。

RISC-V 的控制单元设计相对简单，因为它的指令编码非常规整。我一般用 真值表 来设计控制逻辑：

指令类型	opcode	RegWrite	ALUSrc	MemWrite	MemRead	Branch	ALUOp
R-type	0110011	1	0	0	0	0	10
I-type (addi)	0010011	1	1	0	0	0	00
lw	0000011	1	1	0	1	0	00
sw	0100011	0	1	1	0	0	00
beq	1100011	0	0	0	0	1	01

你看，控制信号就那么几个。但要注意，ALUOp 是两位的，它需要配合 funct7 和 funct3 才能决定 ALU 到底做什么运算。这个我后面会细说。

3.3 寄存器文件设计：CPU 的“临时仓库”

寄存器文件是 CPU 里最常用的存储结构。RISC-V 有 32 个通用寄存器，每个 32 位宽（RV32I）。

寄存器文件需要支持：

• 2 个读端口：同时读取 rs1 和 rs2
• 1 个写端口：写回 rd

为什么是 2 读 1 写？因为大多数指令都需要两个源操作数，比如 add x1, x2, x3 就要同时读 x2 和 x3。

设计时要注意：

• x0 寄存器硬连线为 0：读 x0 永远返回 0，写 x0 被忽略。这是 RISC-V 的约定，别搞错了。
• 写优先 vs 读优先：如果在同一个时钟周期内读写同一个寄存器，写优先模式会先写入再读取新值，读优先模式则读取旧值。RISC-V 规范要求写优先。

3.4 ALU 设计：CPU 的“计算核心”

ALU 负责执行算术和逻辑运算。RISC-V 的 ALU 需要支持：

• 算术运算：add, sub, addi
• 逻辑运算：and, or, xor, andi, ori, xori
• 移位运算：sll, srl, sra, slli, srli, srai
• 比较运算：slt, sltu, slti, sltiu

我一般把 ALU 设计成一个多路选择器，根据 alu_ctrl 信号选择输出结果：

module alu (
    input  [31:0] a, b,
    input  [3:0]  alu_ctrl,
    output [31:0] result,
    output        zero
);
    always @(*) begin
        case (alu_ctrl)
            4'b0000: result = a + b;          // add
            4'b0001: result = a - b;          // sub
            4'b0010: result = a & b;          // and
            4'b0011: result = a | b;          // or
            4'b0100: result = a ^ b;          // xor
            4'b0101: result = a << b[4:0];   // sll
            4'b0110: result = a >> b[4:0];   // srl
            4'b0111: result = $signed(a) >>> b[4:0]; // sra
            4'b1000: result = ($signed(a) < $signed(b)) ? 1 : 0; // slt
            4'b1001: result = (a < b) ? 1 : 0; // sltu
            default: result = 32'b0;
        endcase
    end
    assign zero = (result == 32'b0);
endmodule

你看，ALU 的控制信号 alu_ctrl 是 4 位的，由控制单元根据指令类型生成。这里有个细节：sra 是算术右移，要用 $signed 做有符号移位，否则就变成逻辑右移了。

3.5 立即数生成器设计：指令中的“常数工厂”

立即数生成器（Immediate Generator）负责从指令中提取立即数，并做符号扩展。RISC-V 有 6 种立即数格式：

指令类型	立即数格式	位宽	示例
I-type	[31:20] 符号扩展	12 位	addi, lw
S-type	[31:25] + [11:7] 拼接	12 位	sw
B-type	[31] + [7] + [30:25] + [11:8] + 0	13 位	beq, bne
U-type	[31:12] + 12'b0	32 位	lui, auipc
J-type	[31] + [19:12] + [20] + [30:21] + 0	21 位	jal

设计时，我习惯用一个 case 语句根据 imm_type 信号来生成立即数：

module imm_gen (
    input  [31:0] instr,
    input  [2:0]  imm_type,
    output [31:0] imm_ext
);
    wire [31:0] imm_i = {{20{instr[31]}}, instr[31:20]};
    wire [31:0] imm_s = {{20{instr[31]}}, instr[31:25], instr[11:7]};
    wire [31:0] imm_b = {{19{instr[31]}}, instr[31], instr[7], instr[30:25], instr[11:8], 1'b0};
    wire [31:0] imm_u = {instr[31:12], 12'b0};
    wire [31:0] imm_j = {{11{instr[31]}}, instr[31], instr[19:12], instr[20], instr[30:21], 1'b0};

    assign imm_ext = (imm_type == 3'b000) ? imm_i :
                     (imm_type == 3'b001) ? imm_s :
                     (imm_type == 3'b010) ? imm_b :
                     (imm_type == 3'b011) ? imm_u :
                     (imm_type == 3'b100) ? imm_j :
                     32'b0;
endmodule

注意，B-type 和 J-type 的立即数最低位固定为 0，因为分支和跳转地址必须是 2 字节对齐的。这个细节很容易被忽略，我当年第一次写 RISC-V 模拟器时就忘了加这个 1'b0，结果 beq 跳转总是错位。

3.6 整体数据通路与控制逻辑

好了，现在我们把所有模块拼起来。下面这张图展示了 RISC-V 单周期处理器的数据通路和控制逻辑：

你看，数据通路和控制逻辑是紧密耦合的。控制单元根据指令生成控制信号，这些信号控制多路选择器、ALU、寄存器文件、数据存储器的行为。数据通路则负责把数据从一个阶段传到下一个阶段。

嗯，今天就先聊到这里。记住，设计时一定要先画数据通路图，再写代码。别像我当年一样，代码写完了才发现数据通路画错了，结果推倒重来。那滋味，真不好受。