嵌入式系统PCIe BAR空间操作与DMA协同设计工程 - 第1节

1. PCIe基础概念

PCI Express（PCIe）是一种高速串行计算机扩展总线标准，旨在替代传统的 PCI、PCI-X 和 AGP 并行总线。与并行总线不同，PCIe 采用点对点串行连接方式，每个设备都拥有专用的独立通道，从而避免了多个设备共享同一总线带来的带宽争用问题。在嵌入式系统中，PCIe 因其高带宽、低延迟和可扩展性，已成为连接 CPU、FPGA、GPU、NVMe 存储及各种高速外设的核心互连技术。

1.1.1 分层协议栈模型

PCIe 协议栈分为三个逻辑层，每一层负责处理特定的数据封装与传输任务：

1.2 拓扑结构：Root Complex、Switch、Endpoint

PCIe 采用树形拓扑结构，由三种基本类型的设备组成：Root Complex（RC）、Switch 和 Endpoint（EP）。理解它们之间的层级关系是进行 BAR 空间配置和 DMA 协同设计的基础。

1.2.1 各组件角色与职责

• Root Complex (RC)： 位于拓扑的顶层，连接 CPU、内存和 I/O 子系统。RC 负责生成配置请求、内存请求和 I/O 请求，是系统软件（如 Linux PCIe 子系统）访问整个 PCIe 层次结构的入口。在嵌入式 SoC 中，RC 通常集成在芯片内部。
• Switch： 相当于网络中的交换机，由一个上游端口（Upstream Port）连接 RC 或上游 Switch，以及多个下游端口（Downstream Port）连接 Endpoint 或下游 Switch。Switch 负责根据数据包的路由信息（如 BDF 号、地址）进行转发，不修改数据内容。
• Endpoint (EP)： 是 PCIe 总线上的功能设备，如 NVMe 硬盘、FPGA 加速卡、以太网控制器等。EP 只能作为请求者（Requester）或完成者（Completer），不能像 Switch 一样转发数据包。EP 通过 BAR 空间向系统暴露自己的寄存器或内存区域。

1.3 差分信号与 Lane 的概念

PCIe 物理层采用差分信号（Differential Signaling）技术进行数据传输。与单端信号相比，差分信号具有更强的抗共模噪声能力和更低的电磁干扰（EMI）。

1.3.1 差分信号对

每个 PCIe Lane 由两对差分信号线组成：一对用于发送（TX+ / TX-），一对用于接收（RX+ / RX-）。数据通过两条线上的电压差（通常为 800mV ~ 1.2V 摆幅）来表示逻辑 0 或 1。

• 抗干扰： 外部噪声会同时耦合到两条线上，差分接收器只关心两条线之间的差值，因此共模噪声被抵消。
• 低电压摆幅： 差分信号允许使用更低的电压摆幅，从而降低功耗并提高信号速率。
• 嵌入式参考时钟： 接收端通过 CDR（时钟数据恢复）电路从数据流中提取时钟，无需额外传输时钟信号。

1.3.2 Lane 宽度与链路聚合

PCIe 链路可以由多个 Lane 聚合而成，常见的链路宽度包括 x1、x4、x8 和 x16。链路宽度决定了总带宽：

1.3.3 链路训练与协商

PCIe 设备在上电或复位后，物理层会自动进行链路训练（Link Training），协商出双方都支持的最高速率和最大 Lane 宽度。这个过程由 LTSSM（链路训练与状态机）管理，无需软件干预。训练完成后，链路进入 L0 状态，开始正常数据传输。

• Bit Lock： 接收端通过 CDR 锁定发送端的比特流。
• Symbol Lock： 确定字符边界。
• Lane 去偏斜： 在多 Lane 链路中，补偿不同 Lane 之间的传输延迟差异。
• 速率与宽度协商： 两端交换能力集，选择共同支持的最高配置。